CN111863614B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，基底上形成有分立的掩膜层，掩膜层包括用于形成鳍部的鳍部掩膜层和待去除的伪掩膜层；在鳍部掩膜层的顶部和侧壁上保形覆盖保护层；在基底上形成具有通槽的图形层，图形层覆盖位于鳍部掩膜层上的保护层顶部，且通槽露出伪掩膜层；以图形层为掩膜，去除通槽露出的伪掩膜层；去除伪掩膜层后，去除图形层；去除图形层后，以鳍部掩膜层和保护层为掩膜刻蚀基底形成鳍部。在以图形层为掩膜，去除伪掩膜层的过程中，保护层能够保护鳍部掩膜层不易被误刻蚀，增大了去除伪掩膜层的工艺窗口，进而使得鳍部掩膜层在后续形成鳍部的过程中能够起到掩膜的作用，进而能够优化半导体结构的性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有分立的掩膜层，所述掩膜层包括用于形成鳍部的鳍部掩膜层和待去除的伪掩膜层；在所述鳍部掩膜层的顶部和侧壁上保形覆盖保护层；在所述基底上形成具有通槽的图形层，所述图形层覆盖位于所述鳍部掩膜层上的所述保护层顶部，且所述通槽露出所述伪掩膜层；以所述图形层为掩膜，去除所述通槽露出的所述伪掩膜层；去除所述伪掩膜层后，去除所述图形层；去除所述图形层后，以所述鳍部掩膜层和位于所述鳍部掩膜层上的保护层为掩膜，刻蚀所述基底形成鳍部。
可选的，形成所述保护层的步骤中，所述保护层还保形覆盖在所述伪掩膜层以及所述掩膜层露出的所述基底上；形成所述图形层的步骤中，所述通槽露出位于所述伪掩膜层上的所述保护层。
可选的，以所述图形层为掩膜，去除所述通槽露出的伪掩膜层的步骤包括：以所述图形层为掩膜对所述保护层进行第一刻蚀处理，露出所述伪掩膜层；在所述第一刻蚀处理后，以所述图形层为掩膜进行第二刻蚀处理，去除所述伪掩膜层和剩余的所述保护层，所述第二刻蚀处理中所述伪掩膜层和保护层的刻蚀选择比大于所述第一刻蚀处理中所述伪掩膜层和保护层的刻蚀选择比。
可选的，在所述第一刻蚀处理的步骤中，刻蚀部分厚度的所述保护层和部分厚度的所述伪掩膜层。
可选的，所述第一刻蚀处理中所述伪掩膜层和保护层的刻蚀选择比为0.9至1.1。
可选的，所述第二刻蚀处理中所述伪掩膜层和保护层的刻蚀选择比为3至10。
可选的，所述第一刻蚀处理的工艺参数包括：刻蚀气体包括：CF4和CHF3中的一种或两种；辅助气体包括O2。
可选的，CF4的流量为10sccm至200sccm；CHF3的流量为5sccm至200sccm；O2的流量为0至100sccm。
可选的，所述第二刻蚀处理的工艺参数包括：刻蚀气体包括：CH3F和C2HF2中的一种或两种；辅助气体包括O2。
可选的，CH3F的流量为10sccm至200sccm；C2HF2的流量为5sccm至200sccm；O2的流量为0至100sccm。
可选的，在进行所述第一刻蚀处理之前，所述伪掩膜层具有初始高度；在进行所述第一刻蚀处理之后，剩余所述伪掩膜层的高度为所述初始高度的10％至20％。
可选的，采用原子层沉积工艺或者化学气相沉积工艺形成所述保护层。
可选的，所述保护层的厚度为0.5纳米至2纳米。
可选的，形成保护层的步骤中，所述保护层的材料和伪掩膜层的材料不同；所述保护层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种；所述伪掩膜层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
可选的，形成所述图形层的步骤包括：形成覆盖所述保护层的有机材料层；形成覆盖所述有机材料层的底部抗反射图层；在所述底部抗反射图层上形成图形化的光刻胶层；以所述光刻胶层为掩膜，刻蚀所述底部抗反射图层和有机材料层直至露出所述伪掩膜层顶部，剩余的所述光刻胶层、剩余的底部抗反射图层以及剩余的有机材料层作为所述图形层。
可选的，垂直于所述掩膜层延伸方向上，所述通槽的宽度为所述掩膜层宽度的3倍至4倍。
相应的，本发明实施例还提供一种半导体结构，包括：基底；多个掩膜层，分立于所述基底上，所述掩膜层包括用于形成鳍部的鳍部掩膜层和待去除的伪掩膜层；保护层，保形覆盖在所述鳍部掩膜层上，且所述保护层露出所述伪掩膜层的顶部；具有通槽的图形层，位于所述基底上，所述图形层覆盖所述鳍部掩膜层上的保护层，且所述通槽露出所述伪掩膜层的顶部。
可选的，所述保护层还保形覆盖在所述伪掩膜层以及所述掩膜层露出的所述基底上。
可选的，所述保护层的厚度为0.5纳米至2纳米。
可选的，所述保护层的材料和鳍部掩膜层的材料不同；所述保护层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种；所述鳍部掩膜层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在所述鳍部掩膜层的顶部和侧壁上保形覆盖保护层；在以图形层为掩膜，去除所述通槽露出的所述伪掩膜层的过程中，所述保护层能够保护所述鳍部掩膜层不易被误刻蚀，增大了去除所述伪掩膜层的工艺窗口，进而使得所述鳍部掩膜层在后续形成鳍部的过程中能够起到掩膜的作用，进而能够优化半导体结构的性能。
可选的，形成所述保护层的步骤中，所述保护层还保形覆盖所述伪掩膜层以及所述掩膜层露出的所述基底，去除所述通槽露出的伪掩膜层的步骤包括：以所述图形层为掩膜对所述伪掩膜层和保护层进行第一刻蚀处理，露出所述伪掩膜层；在所述第一刻蚀处理后，进行第二刻蚀处理，去除所述伪掩膜层和剩余的所述保护层，所述第二刻蚀处理中所述伪掩膜层和保护层的刻蚀选择比大于所述第一刻蚀处理中所述伪掩膜层和保护层的刻蚀选择比，因此，在所述第一刻蚀处理后，即使所述图形层露出了所述鳍部掩膜层侧壁上的保护层，在第二刻蚀处理中，所述保护层不易被去除，也就是说，在去除所述通槽露出的剩余的保护层和剩余伪掩膜层的过程中，所述保护层能够起到保护鳍部掩膜层的作用，所述鳍部掩膜层在后续形成鳍部的过程中能够起到掩膜的作用，进而能够优化半导体结构的性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图13是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，提供基底，所述基底包括衬底1、位于所述衬底1上的衬底掩膜材料层2以及分立于所述衬底掩膜材料层2上的掩膜层3，所述掩膜层3包括用于形成半导体结构的鳍部掩膜层32和待去除的伪掩膜层31。
如图2所示，形成覆盖所述掩膜层3的有机材料层4；形成覆盖所述有机材料层4的底部抗反射涂层5；在所述底部抗反射涂层5上形成光刻胶层6；图形化所述光刻胶层6，在所述光刻胶层6上形成通槽7。
如图3或图4所示，以所述光刻胶层6为掩膜，沿所述通槽7依次刻蚀所述底部抗反射涂层5、有机材料层4和伪掩膜层31，以去除所述伪掩膜层31。
但是，如图3所示，当所述通槽7过小时，易造成所述伪掩膜层31去除不完全，存在残留，后续在以鳍部掩膜层32为掩膜刻蚀衬底1形成鳍部的过程中，残留的伪掩膜层31易在刻蚀过程中形成不想获得的伪鳍部，导致半导体结构性能不佳。
如图4所示，当所述通槽7过大时，在去除所述伪掩膜层31的过程中会误刻蚀所述鳍部掩膜层32，易导致后续以鳍部掩膜层32为掩膜刻蚀衬底1形成的鳍部存在缺陷，导致半导体结构性能不佳。
为了解决技术问题，本发明实施例提供基底，所述基底上形成有分立的掩膜层，所述掩膜层包括用于形成鳍部的鳍部掩膜层和待去除的伪掩膜层；在所述鳍部掩膜层的顶部和侧壁上保形覆盖保护层；在所述基底上形成具有通槽的图形层，所述图形层覆盖位于所述鳍部掩膜层上的所述保护层顶部，且所述通槽露出所述伪掩膜层；以所述图形层为掩膜，去除所述通槽露出的所述伪掩膜层；去除所述伪掩膜层后，去除所述图形层；去除所述图形层后，以所述鳍部掩膜层和位于所述鳍部掩膜层上的保护层为掩膜，刻蚀所述基底形成鳍部。
本发明实施例在所述鳍部掩膜层的顶部和侧壁上保形覆盖保护层；在以图形层为掩膜，去除所述通槽露出的所述伪掩膜层的过程中，所述保护层能够保护所述鳍部掩膜层不易被误刻蚀，增大了去除所述伪掩膜层的工艺窗口，进而使得所述鳍部掩膜层在后续形成鳍部的过程中能够起到掩膜的作用，进而能够优化半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图5至图13是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供基底100，所述基底100上形成有分立的掩膜层101，所述掩膜层101包括用于形成鳍部的鳍部掩膜层1011和待去除的伪掩膜层1012。
所述基底100用于为后续形成衬底和位于所述衬底上的所述鳍部做准备。
本实施例中，基底100为硅基底。在其他实施例中，基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。基底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部掩膜层1011和伪掩膜层1012的材料相同。
具体的，所述掩膜层101的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述掩膜层101的材料为氮化硅。
其他实施例中，所述鳍部掩膜层和伪掩膜层的材料还可以不相同。
需要说明的是，所述基底100上形成有基底掩膜材料层102。所述基底掩膜材料层102用于在形成掩膜层101的过程中以及后续去除所述伪掩膜层1012的过程中起到保护基底100的作用。
而且，后续将所述掩膜层101中的图形传递至基底掩膜材料层102中，即使所述掩膜层101在后续刻蚀所述基底100的过程中发生损耗，图形化的基底掩膜材料层102继续能够起到掩膜的作用，有利于提高图形传递的精度。
所述基底掩膜材料层102的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述基底掩膜材料层102的材料为氧化硅。
本实施例中，所述掩膜层101形成在所述基底掩膜材料层102上。
参考图6，在所述鳍部掩膜层1011的顶部和侧壁上保形覆盖保护层103。
所述保护层103在后续去除所述伪掩膜层1012的过程中，保护鳍部掩膜层1011不易被误刻蚀，且所述保护层103还能增大去除所述伪掩膜层1012的工艺窗口，进而提高后续形成的鳍部的质量。
所述保护层103的材料和伪掩膜层1012的材料不同，使得后续在刻蚀伪掩膜层1012的过程中，保护层103和伪掩膜层1012具有刻蚀选择比。
本实施例中，所述保护层103的材料为介电材料。具体的，所述保护层103的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述保护层103的材料包括氧化硅。
本实施例中，采用原子层沉积工艺(Atomic Layer Deposition，ALD)形成所述保护层103。原子层沉积工艺的沉积均匀性好，有利于提高所述保护层103的厚度均一性和薄膜质量，相应有利于提高所述保护层103的成膜质量，而且采用原子层沉积工艺还有利于精确控制所述保护层103的沉积厚度，使得所述保护层103后续对鳍部掩膜层1011的保护作用得到保障。其他实施例中，还可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述保护层。
因此，形成所述保护层103的步骤中，所述保护层103还保形覆盖所述伪掩膜层1012以及掩膜层101露出的所述基底100上。其中，位于所述基底100上的保护层103还能够在后续刻蚀过程中对基底100起到保护作用。
需要说明的是，所述保护层103不宜过厚也不宜过薄。若所述保护层103过厚，会花费过多的工艺来形成，相应的，后续去除所述伪掩膜层1012上的保护层103也会花费过多的时间，不利于提高工艺效率；而且，后续还会对伪掩膜层1012上的保护层103进行刻蚀，相应会增大该刻蚀步骤的工艺难度。若所述保护层103过薄，后续去除伪掩膜层1012的过程中，鳍部掩膜层1011上的保护层103易被过早的去除，导致保护层103不能起到保护鳍部掩膜层1011的作用，不利于提高后续形成的鳍部的质量。本实施例中，所述保护层103的厚度为0.5纳米至2纳米。
参考图7至图8，在所述基底100上形成具有通槽104的图形层105(如图8所示)，所述图形层105覆盖位于所述鳍部掩膜层1011上的所述保护层103顶部，且所述通槽104露出所述伪掩膜层1012。
所述图形层105作为后续刻蚀所述伪掩膜层1012的刻蚀掩膜，且在去除所述伪掩膜层1012的过程中，被所述图形层105覆盖的所述鳍部掩膜层1011被刻蚀的概率较低。
所述通槽104露出所述伪掩膜层1012，从而能为后续去除所述伪掩膜层1012做好工艺准备。
具体的，所述通槽104露出位于所述伪掩膜层1012顶部的保护层103。
需要说明的是，所述通槽104的宽度与所述掩膜层101宽度的比值不宜太大也不宜太小。若所述比值太大，即所述通槽104的宽度过大，易导致所述通槽104还露出所述鳍部掩膜层1011的顶部，后续以所述图形层105为掩膜刻蚀去除所述伪掩膜层1012的过程中，所述鳍部掩膜层1011上的保护层103被去除后，所述鳍部掩膜层1011易受损伤，进而导致后续形成的鳍部质量不佳，不利于提高半导体结构的电学性能；若所述比值太小，即所述通槽104的宽度过小，易导致所述通槽104未完全露出所述伪掩膜层1012顶部，导致所述伪掩膜层1012刻蚀去除的不完全，易导致后续形成伪鳍部。本实施例中，垂直于所述掩膜层101延伸方向上，所述通槽104的宽度为所述掩膜层101宽度的3倍至4倍。
所述图形层105为易于去除的材料，使得在后续去除图形层105时减少对保护层103的损伤。因此，所述图形层105的材料为有机材料，包括：BARC(bottom anti-reflectivecoating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UVLight Absorbing Oxide，深紫外光吸收氧化层)材料和APF(Advanced Patterning Film，先进图膜)材料中的一种或多种。
本实施例中，形成所述图形层105的步骤包括：形成覆盖所述保护层103的有机材料层1051；形成覆盖所述有机材料层1051的底部抗反射图层1052；在所述底部抗反射图层1052上形成图形化的光刻胶层1053；以所述光刻胶层1053为掩膜，刻蚀所述底部抗反射图层1052和有机材料层1051直至露出所述伪掩膜层1012顶部的保护层103，剩余的所述光刻胶层1053、剩余的底部抗反射图层1052以及剩余的有机材料层1051作为所述图形层105。
具体的，所述有机材料层1051的材料包括旋涂碳(spin on carbon，SOC)；所述底部抗反射图层1052的材料包括BARC。
需要说明的是，其他实施例中，根据实际需要所述光刻胶层、底部抗反射图层以及有机材料层的厚度比例不同以及各层选取的材料不同，最终形成的图形层还可以为有机材料层，或者为有机材料层和底部抗反射涂层。
参考图9和图10，以所述图形层105为掩膜，去除所述通槽104露出的所述伪掩膜层1012。
在以图形层105为掩膜，去除所述通槽104露出的所述伪掩膜层1012的过程中，所述保护层103能够保护所述鳍部掩膜层1011不易被误刻蚀，增大了去除所述伪掩膜层1012的工艺窗口，进而使得所述鳍部掩膜层1011在后续形成鳍部的过程中能够起到掩膜的作用，进而能够优化半导体结构的性能。
去除所述伪掩膜层1012，为后续以所述鳍部掩膜层1011为掩膜刻蚀所述基底100形成鳍部作准备。
以所述图形层105为掩膜，去除所述通槽104露出的伪掩膜层1012的步骤包括：
如图9所示，以所述图形层105(如图8所示)为掩膜对所述保护层103进行第一刻蚀处理106，露出所述伪掩膜层1012。
通过露出所述伪掩膜层1012，从而为后续继续刻蚀所述伪掩膜层1012做准备。
本实施例中，采用干法刻蚀工艺进行第一刻蚀处理106。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于精确的去除位于所述伪掩膜层1012上的保护层103，提高所述保护层103的去除效率，且还不易对所述通槽104(如图8所示)的侧壁进行刻蚀，有利于保护被所述图形层105覆盖的所述鳍部掩膜层1011。
需要说明的是，在所述第一刻蚀处理106的步骤中，还刻蚀所述保护层103下方的部分厚度的所述伪掩膜层1012，所述伪掩膜层1012侧壁上的部分所述保护层103也被刻蚀去除。在第一刻蚀处理中去除部分高度的所述伪掩膜层1012，使得剩余的所述伪掩膜层1012的高宽比降低，利于后续第二刻蚀处理步骤中更快去除剩余所述伪掩膜层1012，且因为在后续第二刻蚀处理中，所述保护层103相比于伪掩膜层1012更难刻蚀，在第一刻蚀处理中去除部分高度的所述保护层103可以使得在第二刻蚀处理中更顺利的去除所述剩余的所述伪掩膜层1012，使得所述伪掩膜层1012不易残留，提高半导体结构的电学性能。
需要说明的是，在第一刻蚀处理106中，所述伪掩膜层1012和所述保护层103的刻蚀选择比不宜太大也不宜太小。若所述刻蚀选择比太小，也就是说所述保护层103相比于伪掩膜层1012更易去除，导致易对所述鳍部掩膜层1011上的保护层103造成损伤，相应的鳍部掩膜层1011易被误刻蚀，使得后续形成的鳍部的质量不佳；若所述刻蚀选择比太大，易导致残留的保护层103过高，剩余伪掩膜层1012顶面低于位于所述剩余伪掩膜层1012侧壁上的剩余的保护层103顶面，后续第二刻蚀处理的过程中，等离子体难以与剩余伪掩膜层1012接触，从而增大后续第二刻蚀处理对剩余伪掩膜层1012的刻蚀难度。本实施例中，所述第一刻蚀处理106中，所述保护层103和伪掩膜层1012的刻蚀选择比为0.9至1.1。
具体的，所述第一刻蚀处理106的工艺参数包括：刻蚀气体包括：CF4和CHF3中的一种或两种；辅助气体包括O2；CF4的流量为10sccm至200sccm；CHF3的流量为5sccm至200sccm；O2的流量为0至100sccm；腔室压强为2mToor至100mToor；功率100W至1000W；偏置电压为0至200V。
需要说明的是，CF4的流量不易过大也不宜过小。若CF4的流量过大，易产生较大速率的刻蚀，易导致伪掩膜层1012和伪掩膜层1012上保护层103的去除速率难以控制，且易误刻蚀鳍部掩膜层1011上的保护层103，进而所述鳍部掩膜层1011易受损伤，不利于保证后续形成的鳍部的质量。若CF4的流量太小，导致伪掩膜层1012和伪掩膜层1012上保护层103的去除速率过慢，不利于提高半导体结构的形成效率。本实施例中，CF4的流量为10sccm至200sccm。
需要说明的是，CHF3的流量不易过大也不宜过小。若CHF3的流量过大，易产生较大速率的刻蚀，导致伪掩膜层1012和伪掩膜层1012上保护层103的去除速率难以控制，且易误刻蚀鳍部掩膜层1011上的保护层103，进而所述鳍部掩膜层1011易受损伤，不利于保证后续形成的鳍部的质量。若CHF3的流量太小，易导致伪掩膜层1012和伪掩膜层1012上保护层103的去除速率过慢，不利于提高半导体结构的形成效率。本实施例中，CHF3的流量为5sccm至200sccm。
辅助气体O2用来增大刻蚀过程中伪掩膜层1012和保护层103的刻蚀选择比，需要说明的是，O2的流量不宜太大。若O2的流量太大，易导致伪掩膜层1012和保护层103的刻蚀选择比过大。本实施例中，O2的流量为0至100sccm。
需要说明的是，在进行所述第一刻蚀处理106之后，剩余所述伪掩膜层1012不宜太高也不宜太低。若剩余所述伪掩膜层1012太高，相应的，所述伪掩膜层1012侧壁上的所述剩余的保护层103也过高，在后续进行的第二刻蚀处理中，所述伪掩膜层1012与保护层103的刻蚀选择比较大，因此所述剩余的保护层103不易被去除。若剩余所述伪掩膜层1012太低，也就是说，伪掩膜层1012刻蚀去除的较多，相应的，易导致通槽104尺寸在垂直于掩膜层101的延伸方向上被扩过大，进而导致鳍部掩膜层1011受到损伤，不利于提高后续形成的鳍部的质量。本实施例中，在进行所述第一刻蚀处理106之前，所述伪掩膜层1012具有初始高度，在进行所述第一刻蚀处理106之后，剩余所述伪掩膜层1012的高度为所述初始高度的10％至20％。
需要说明的是，在本实施例中，光刻胶层1053(如图7所示)在所述第一刻蚀处理106中被消耗，因此，所述第一刻蚀处理106后，所述图形层105中仅剩余底部抗反射图层1052和有机材料层1051。
还需要说明的是，垂直于所述掩膜层101的延伸方向，所述通槽104在第一刻蚀处理106的过程中被扩大，易露出部分宽度的所述鳍部掩膜层1011上的保护层103；在垂直于所述基底100的方向，所述通槽104在第一刻蚀处理106的过程中深度增加。
如图10所示，在所述第一刻蚀处理106(如图9所示)后，以所述图形层105为掩膜进行第二刻蚀处理107，去除剩余的所述伪掩膜层1012和剩余的所述保护层103，所述第二刻蚀处理107中所述伪掩膜层1012和保护层103的刻蚀选择比大于所述第一刻蚀处理106中所述伪掩膜层1012和保护层103的刻蚀选择比。
在所述第一刻蚀处理106后，即使所述图形层105露出了所述鳍部掩膜层1011侧壁上的保护层103，在所述第二刻蚀处理107的步骤中，由于所述第二刻蚀处理107中所述伪掩膜层1012和保护层103的刻蚀选择比较高，因此所述鳍部掩膜层1011上的保护层103不易被去除，进而使得鳍部掩膜层1011不易被误刻蚀。且因为所述伪掩膜层1012顶部的保护层103在第一刻蚀处理106中被去除，因此，在第二刻蚀处理107中能够去除所述伪掩膜层1012。
需要说明的是，在第二刻蚀处理107中，所述伪掩膜层1012和保护层103的刻蚀选择比不宜太大也不宜太小。若所述刻蚀选择比太小，易导致所述鳍部掩膜层1011上的保护层103在第二刻蚀处理107中易被误刻蚀，进而所述通槽104露出的所述鳍部掩膜层1011易被误刻蚀，导致后续形成的鳍部存在缺陷，所述半导体结构的形成质量不佳。若所述刻蚀选择比太大，在完成所述第二刻蚀处理107后，在剩余图形层105露出的区域中，保护层103仍有残留的可能性较高。本实施例中，所述第二刻蚀处理107中，所述保护层103和伪掩膜层1012的刻蚀选择比为3至10。
本实施例中，采用干法刻蚀工艺进行第二刻蚀处理107。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于精确的去除所述伪掩膜层1012，还有利于提高所述伪掩膜层1012的去除效率，且还不易对所述通槽104(如图9所示)的侧壁进行刻蚀，有利于保护被所述图形层105覆盖的所述鳍部掩膜层1011。
需要说明的是，所述第二刻蚀处理107的工艺参数包括：刻蚀气体包括：CH3F和C2HF2中的一种或两种；辅助气体包括O2；CH3F的流量为10sccm至200sccm；C2HF2的流量为5sccm至200sccm；O2的流量为0至100sccm；腔室压强为2mToor至100mToor；功率100W至1000W；偏置电压为0至200V。
需要说明的是，CH3F的流量不易过大也不宜过小。若CH3F的流量过大，易产生较大速率的刻蚀，易导致伪掩膜层1012和伪掩膜层1012上保护层103的去除速率难以控制，且易误刻蚀鳍部掩膜层1011上的保护层103，进而所述鳍部掩膜层1011易受损伤，不利于保证后续形成的鳍部的质量。若CH3F的流量太小，导致伪掩膜层1012和伪掩膜层1012上保护层103的去除速率过慢，不利于提高半导体结构的形成效率。本实施例中，CH3F的流量为10sccm至200sccm。
需要说明的是，C2HF2的流量不易过大也不宜过小。若C2HF2的流量过大，易产生较大速率的刻蚀，导致伪掩膜层1012和伪掩膜层1012上保护层103的去除速率难以控制，且易误刻蚀鳍部掩膜层1011上的保护层103，进而所述鳍部掩膜层1011易受损伤，不利于保证后续形成的鳍部的质量。若C2HF2的流量太小，易导致伪掩膜层1012和伪掩膜层1012上保护层103的去除速率过慢，不利于提高半导体结构的形成效率。本实施例中，C2HF2的流量为5sccm至200sccm。
辅助气体O2用来增大刻蚀过程中伪掩膜层1012和保护层103的刻蚀选择比，需要说明的是，O2的流量不宜太大。若O2的流量太大，易导致伪掩膜层1012和保护层103的刻蚀选择比过大。本实施例中，O2的流量为0至100sccm。
需要说明的是，去除所述伪掩膜层1012(如图8所示)前，所述保护层103的厚度0.5纳米至2纳米，在第二刻蚀处理107的过程中，剩余的所述保护层103进一步变薄，在第二刻蚀处理107后，采用湿法刻蚀工艺去除剩余的所述保护层103。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
本实施例中，湿法刻蚀工艺采用的刻蚀溶液为稀释的氢氟酸(DHF)。
需要说明的是，在本实施例中，底部抗反射图层1052在所述第二刻蚀处理107中被消耗，因此，所述第二刻蚀处理107后，所述图形层105中仅剩余所述有机材料层1051。
参考图11，去除所述伪掩膜层1012(如图8所示)后，去除所述图形层105(如图10所示)。
去除所述图形层105为后续鳍部掩膜层1011刻蚀基底100形成鳍部做准备。
本实施例中，采用灰化工艺或干法刻蚀工艺，去除有机材料层1051。
参考图12，所述半导体结构的形成方法还包括：在去除所述有机材料层1051(如图10所示)后，还包括：去除所述基底100上的保护层103。
通过去除所述基底100上的保护层103，露出所述基底100，从而为刻蚀所述基底100做准备。
本实施例中，所述保护层103保形覆盖在所述鳍部掩膜层1011的侧壁和顶壁、以及所述掩膜层101(如图6所示)露出的部分基底100上，因此，可采用无掩膜刻蚀工艺刻蚀保护层103，去除位于所述基底100顶部以及所述鳍部掩膜层1011顶部的保护层103。去除位于所述基底100上保护层103的步骤不需用到光罩(Mask)，降低了工艺成本。
采用无掩膜干法刻蚀工艺进行所述无掩膜刻蚀工艺，干法刻蚀工艺具有各向异性刻蚀的特性，有利于保证将所述基底100上的保护层103以及鳍部掩膜层1011顶部的保护层103完全去除的同时，对鳍部掩膜层1011侧壁上的保护层103的损伤较小，不易对所述保护层103的进行横向刻蚀，不易导致鳍部掩膜层1011侧壁上的保护层103厚度减薄的问题，从而保证所述保护层103能够在后续形成目标图形的步骤中起到刻蚀掩膜的作用，使得后续鳍部的宽度满足工艺需求。
参考图13，去除所述基底100上的保护层105后，以所述鳍部掩膜层1011和剩余的保护层103为掩膜刻蚀所述基底100形成鳍部109。
本实施例中，以所述鳍部掩膜层1011和保护层103为掩膜采用干法刻蚀工艺刻蚀所述基底100形成鳍部109。
干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使形成的鳍部109的形貌满足工艺需求。且采用干法刻蚀工艺有利于精确控制所述基底100的去除厚度，有利于降低对其他膜层结构的损伤。
需要说明的是，本实施例中，所述基底掩膜材料层102位于所述基底100与鳍部掩膜层1011之间，以所述鳍部掩膜层1011和保护层103为掩膜形成鳍部109的过程中，还刻蚀所述基底掩膜材料层102，形成基底掩膜层110。所述述鳍部掩膜层1011和保护层103与基底掩膜层110共同作为刻蚀所述基底100的掩膜。
相应的，本发明实施例还提供一种半导体结构。参考图8，示出了本发明半导体结构一实施例的结构示意图。
半导体结构包括：基底100；多个掩膜层101，分立于所述基底100上，所述掩膜层101包括用于形成鳍部的鳍部掩膜层1011和待去除的伪掩膜层1012；保护层103，保形覆盖在所述鳍部掩膜层1011上；具有通槽104的图形层105，位于所述基底100上，所述图形层105覆盖所述鳍部掩膜层1011上的保护层103，且所述通槽104露出所述伪掩膜层1012的顶部。
本发明实施例保护层103保形覆盖在所述鳍部掩膜层1011的顶部和侧壁上；后续在以图形层105为掩膜，去除所述通槽104露出的所述伪掩膜层1012的过程中，所述保护层103能够保护所述鳍部掩膜层1011不易被误刻蚀，增大了去除所述伪掩膜层1012的工艺窗口，进而使得所述鳍部掩膜层1011在后续形成鳍部的过程中能够起到掩膜的作用，能够优化半导体结构的性能。
所述基底100用于为后续形成衬底和位于所述衬底上的所述鳍部做准备。
本实施例中，基底100为硅基底。在其他实施例中，基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。基底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部掩膜层1011和伪掩膜层1012的材料相同。
具体的，所述掩膜层101的材料包括：氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述掩膜层101的材料为氮化硅。
其他实施例中，所述鳍部掩膜层和伪掩膜层的材料还可以不相同。
需要说明的是，所述基底100上形成有基底掩膜材料层102。所述基底掩膜材料层102用于在形成掩膜层101的过程中以及后续去除所述伪掩膜层1012的过程中还能起到保护基底100的作用。
而且，后续将所述掩膜层101中的图形传递至基底掩膜材料层102中，即使所述掩膜层101在后续刻蚀所述基底100的过程中发生损耗，图形化的基底掩膜材料层102也能够起到掩膜的作用，有利于提高图形传递的精度。
本实施例中，所述基底掩膜材料层102的材料包括：氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述基底掩膜材料层102的材料为氧化硅。
本实施例中，所述掩膜层101形成在所述基底掩膜材料层102上。
所述保护层103在后续去除所述伪掩膜层1012的过程中，保护鳍部掩膜层1011不易被误刻蚀，且所述保护层103还能增大去除所述伪掩膜层1012的工艺窗口，进而提高后续形成的鳍部的质量。
所述保护层103的材料和伪掩膜层1012的材料不同，使得后续在刻蚀伪掩膜层1012的过程中，保护层103和伪掩膜层1012具有刻蚀选择比。
本实施例中，所述保护层103的材料为介电材料。具体的，所述保护层103的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述保护层103的材料包括氧化硅。
需要说明的是，所述保护层103不宜过厚也不宜过薄。若所述保护层103过厚，后续去除所述伪掩膜层1012上的保护层103会花费过多的时间，不利于提高工艺效率；而且，后续还会对伪掩膜层1012上的保护层103进行刻蚀，相应会增大该刻蚀步骤的工艺难度。若所述保护层103过薄，后续去除伪掩膜层1012的过程中，鳍部掩膜层1011上的保护层103易被过早的去除导致保护层103不能起到保护鳍部掩膜层1011的作用，不利于提高后续形成的鳍部的质量。本实施例中，所述保护层103的厚度为0.5纳米至2纳米。
需要说明的是，本实施例中，所述保护层103还保形覆盖在所述掩膜层101露出的所述基底100上以及所述伪掩膜层101的顶部和侧壁上，相应省去了图形化所述保护层103的步骤，而且，位于所述基底100上的保护层103还能够在后续刻蚀过程中对基底100起到保护作用。
所述图形层105作为后续去除所述通槽104露出的所述伪掩膜层1012的刻蚀掩膜，且在去除所述伪鳍部1012的过程中，降低被所述图形层105覆盖的所述鳍部掩膜层1011被刻蚀的概率。
所述通槽104露出所述伪掩膜层1012，从而能为后续去除所述伪掩膜层1012做好工艺准备。
具体的，所述通槽104露出所述伪掩膜层1012以及位于所述伪掩膜层1012上的保护层103。
需要说明的是，所述通槽104的宽度与所述掩膜层101宽度的比值不宜太大也不宜太小。若所述比值太大，即所述通槽104的宽度过大，易导致所述通槽104还露出所述鳍部掩膜层1011的顶部，后续以所述图形层105为掩膜刻蚀去除所述伪掩膜层1012的过程中，所述鳍部掩膜层1011上的保护层103被去除后，所述鳍部掩膜层1011易受损伤，进而导致后续形成的鳍部质量不佳，不利于提高半导体结构的电学性能；若所述比值太小，即所述通槽104的宽度过小，易导致所述通槽104未完全露出所述伪掩膜层1012顶部，导致所述伪掩膜层1012刻蚀去除的不完全，易导致后续形成伪鳍部。本实施例中，垂直于所述掩膜层101延伸方向上，所述通槽104的宽度为所述掩膜层101宽度的3倍至4倍。
所述图形层105为能够起到掩膜作用且易于去除的材料，使得在后续去除图形层105时减少对保护层103的损伤。因此，所述图形层105的材料为有机材料，包括：BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectriclayer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料和APF(Advanced Patterning Film，先进图膜)材料中的一种或多种。
具体的，所述有机材料层1051的材料包括旋涂碳(spin on carbon，SOC)；所述底部抗反射图层1052的材料包括BARC。
需要说明的是，其他实施例中，根据实际需要所述光刻胶层、底部抗反射图层以及有机材料层的厚度比例不同以及各层选取的材料不同，最终形成的图形层还可以为有机材料层，或者为有机材料层和底部抗反射涂层。
半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有分立的掩膜层，所述掩膜层包括用于形成鳍部的鳍部掩膜层和待去除的伪掩膜层；
在所述鳍部掩膜层的顶部和侧壁上保形覆盖保护层，所述保护层还保形覆盖在所述伪掩膜层以及所述掩膜层露出的所述基底上；
在所述基底上形成具有通槽的图形层，所述图形层覆盖位于所述鳍部掩膜层上的所述保护层顶部，且所述通槽露出所述伪掩膜层顶部的保护层，且所述图形层覆盖所述伪掩膜层的侧壁上的保护层；
以所述图形层为掩膜，去除所述通槽露出的所述伪掩膜层顶部的保护层和伪掩膜层，去除所述通槽露出的所述伪掩膜层顶部的保护层和伪掩膜层的步骤包括：以所述图形层为掩膜对所述保护层进行第一刻蚀处理，露出所述伪掩膜层；在所述第一刻蚀处理后，以所述图形层为掩膜进行第二刻蚀处理，去除所述伪掩膜层和剩余的所述保护层，所述第二刻蚀处理中所述伪掩膜层和保护层的刻蚀选择比大于所述第一刻蚀处理中所述伪掩膜层和保护层的刻蚀选择比；
去除所述伪掩膜层后，去除所述图形层；
去除所述图形层后，以所述鳍部掩膜层和位于所述鳍部掩膜层上的保护层为掩膜，刻蚀所述基底形成鳍部。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一刻蚀处理的步骤中，刻蚀部分厚度的所述保护层和部分厚度的所述伪掩膜层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一刻蚀处理中所述伪掩膜层和保护层的刻蚀选择比为0.9至1.1。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二刻蚀处理中所述伪掩膜层和保护层的刻蚀选择比为3至10。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一刻蚀处理的工艺参数包括：刻蚀气体包括：CF4和CHF3中的一种或两种；辅助气体包括O2。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，CF4的流量为10sccm至200sccm；CHF3的流量为5sccm至200sccm；O2的流量为0至100sccm。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二刻蚀处理的工艺参数包括：刻蚀气体包括：CH3F和C2HF2中的一种或两种；辅助气体包括O2。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，CH3F的流量为10sccm至200sccm；C2HF2的流量为5sccm至200sccm；O2的流量为0至100sccm。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，在进行所述第一刻蚀处理之前，所述伪掩膜层具有初始高度；
在进行所述第一刻蚀处理之后，剩余所述伪掩膜层的高度为所述初始高度的10％至20％。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或者化学气相沉积工艺形成所述保护层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为0.5纳米至2纳米。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成保护层的步骤中，所述保护层的材料和伪掩膜层的材料不同；
所述保护层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种；
所述伪掩膜层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述图形层的步骤包括：形成覆盖所述保护层的有机材料层；形成覆盖所述有机材料层的底部抗反射图层；在所述底部抗反射图层上形成图形化的光刻胶层；以所述光刻胶层为掩膜，刻蚀所述底部抗反射图层和有机材料层直至露出所述伪掩膜层顶部，剩余的所述光刻胶层、剩余的底部抗反射图层以及剩余的有机材料层作为所述图形层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，垂直于所述掩膜层延伸方向上，所述通槽的宽度为所述掩膜层宽度的3倍至4倍。
15.一种采用权利要求1所述的形成方法形成的半导体结构，其特征在于，包括：
基底；
多个掩膜层，分立于所述基底上，所述掩膜层包括用于形成鳍部的鳍部掩膜层和待去除的伪掩膜层；
保护层，保形覆盖在所述鳍部掩膜层上；
具有通槽的图形层，位于所述基底上，所述图形层覆盖所述鳍部掩膜层上的保护层，且所述通槽露出所述伪掩膜层的顶部的保护层，且所述图形层覆盖所述伪掩膜层的侧壁上的保护层。
16.如权利要求15所述的半导体结构，其特征在于，所述保护层还保形覆盖在所述伪掩膜层以及所述掩膜层露出的所述基底上。
17.如权利要求15所述的半导体结构，其特征在于，所述保护层的厚度为0.5纳米至2纳米。
18.如权利要求15所述的半导体结构，其特征在于，所述保护层的材料和鳍部掩膜层的材料不同；
所述保护层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种；
所述鳍部掩膜层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
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