CN110783193B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述衬底包括PMOS区；在所述鳍部露出的衬底上形成第一隔离层，露出于所述第一隔离层的鳍部作为鳍部第一区域，未露出的鳍部作为鳍部第二区域；对所述PMOS区的鳍部第一区域的侧壁进行氧化处理，将所述PMOS区鳍部第一区域侧壁的材料转化成氧化层；将所述鳍部第一区域侧壁的材料转化成氧化层后，在所述第一隔离层上形成第二隔离层，所述第二隔离层覆盖所述鳍部第一区域的部分侧壁。本发明有利于提高PMOS器件有效鳍部的宽度尺寸均一性，进而有利于改善PMOS器件的短沟道效应，提升半导体结构的电学性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的器件过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
鳍式场效应晶体管可分为PMOS器件和NMOS器件。通常情况下，为进一步改善短沟道效应，和NMOS器件相比，PMOS器件的鳍部较窄；为减小源漏掺杂区的寄生电阻，NMOS器件的鳍部较宽。
但是，形成不同宽度的鳍部后，容易导致半导体器件的电学性能变差。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述衬底包括PMOS区；在所述鳍部露出的衬底上形成第一隔离层，露出于所述第一隔离层的鳍部作为鳍部第一区域，未露出的鳍部作为鳍部第二区域；对所述PMOS区的鳍部第一区域的侧壁进行氧化处理，将所述PMOS区鳍部第一区域侧壁的材料转化成氧化层；将所述PMOS区鳍部第一区域侧壁的材料转化成氧化层后，在所述第一隔离层上形成第二隔离层，所述第二隔离层覆盖所述鳍部第一区域的部分侧壁。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述衬底包括PMOS区；第一隔离层，位于所述鳍部露出的衬底上，沿所述衬底表面的法线方向上，高于所述第一隔离层的鳍部作为鳍部第一区域，低于所述第一隔离层的鳍部作为鳍部第二区域，所述PMOS区的鳍部第一区域的宽度小于所述鳍部第二区域的宽度；第二隔离层，位于所述第一隔离层上，所述第二隔离层覆盖所述鳍部第一区域的部分侧壁。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在第一隔离层上形成所述第二隔离层，所述第二隔离层覆盖所述PMOS区鳍部第一区域的部分侧壁，即沿所述衬底表面的法线方向，所述第二隔离层的高度大于所述第一隔离层的高度，因此所述第二隔离层不会露出所述PMOS区的鳍部第二区域；与仅形成第一隔离层的方案相比，通过形成所述第二隔离层，在后续制程中，所述PMOS区的鳍部第二区域被暴露的概率较低，从而有利于提高PMOS区器件有效鳍部(active Fin)的宽度尺寸均一性，进而有利于改善PMOS器件的短沟道效应，提升半导体结构的电学性能。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
图6至图9是另一种半导体结构的形成方法中各步骤对应的结构示意图；
图10至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，形成不同宽度的鳍部后，容易导致半导体器件的电学性能变差。现结合两种半导体结构的形成方法分析器件性能较差的原因。
参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括衬底300、凸出于所述衬底300的鳍部310以及位于所述鳍部310露出的衬底300上的隔离层320，所述衬底300包括PMOS区I和NMOS区II。
其中，露出于所述隔离层320的鳍部310作为鳍部第一区域301，未露出的鳍部310作为鳍部第二区域302。
参考图2，对所述PMOS区I的鳍部第一区域301的侧壁进行氧化处理，将所述PMOS区I鳍部第一区域301侧壁的材料转化成氧化层325。
形成所述氧化层325后，使得所述PMOS区I鳍部第一区域301的宽度小于所述PMOS区I鳍部第二区域302的宽度，相应的，使得所述PMOS区I的有效鳍部宽度小于所述NMOS区II的有效鳍部宽度。
参考图3，去除所述氧化层325(如图2所示)。
参考图4，形成横跨所述鳍部310的伪栅结构345，所述伪栅结构345覆盖所述鳍部310的部分顶部和部分侧壁，所述伪栅结构345包括伪栅氧化层330和伪栅层340。
参考图5，去除所述伪栅结构345，露出所述鳍部第一区域301。
由于所述隔离层320的材料和所述伪栅氧化层330相同，去除所述伪栅结构345中的伪栅氧化层330时，也会消耗部分的隔离层320材料，因而容易导致所述PMOS区I的部分鳍部第二区域302露出于所述隔离层320，从而降低了所述PMOS区I的有效鳍部的宽度尺寸均一性，不利于改善PMOS器件的短沟道效应，进而降低了PMOS器件的电学性能。
参考图6至图9，示出了另一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图6，提供基底，所述基底包括衬底400以及凸出于所述衬底400的鳍部410，所述衬底包括PMOS区I和NMOS区II。
参考图7，对所述PMOS区I的鳍部410侧壁进行氧化处理，将所述PMOS区I鳍部410侧壁的材料转化成氧化层415。
参考图8，去除所述氧化层415(参考图7)。
参考图9，去除所述氧化层415(参考图7)后，在所述鳍部410露出的衬底400上形成隔离层420，所述隔离层420覆盖所述鳍部410的部分侧壁。
通过在形成隔离层420之前对PMOS区I的鳍部410侧壁进行氧化处理的方式，虽然能够提高PMOS区I有效鳍部的宽度尺寸均一性，但是，由于所述PMOS区I的鳍部410较窄，因而加重了PMOS器件的自热效应，也会降低半导体结构的电学性能。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述衬底包括PMOS区；在所述鳍部露出的衬底上形成第一隔离层，露出于所述第一隔离层的鳍部作为鳍部第一区域，未露出的鳍部作为鳍部第二区域；对所述PMOS区的鳍部第一区域的侧壁进行氧化处理，将所述PMOS区鳍部第一区域侧壁的材料转化成氧化层；将所述鳍部第一区域侧壁的材料转化成氧化层后，在所述第一隔离层上形成第二隔离层，所述第二隔离层覆盖所述鳍部第一区域的部分侧壁。
本发明在第一隔离层上形成所述第二隔离层，所述第二隔离层覆盖所述PMOS区鳍部第一区域的部分侧壁，即沿所述衬底表面的法线方向，所述第二隔离层的高度大于所述第一隔离层的高度，因此所述第二隔离层不会露出所述PMOS区的鳍部第二区域；与仅形成第一隔离层的方案相比，通过所述第二隔离层，在后续制程中，所述PMOS区的鳍部第二区域被暴露的概率较低，从而有利于提高PMOS区有效鳍部的宽度尺寸均一性，进而有利于改善PMOS器件的短沟道效应，提升半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图10至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图10，提供基底，所述基底包括衬底100以及凸出于所述衬底100的鳍部110，所述衬底100包括PMOS区I。
所述衬底100为后续形成半导体结构提供工艺平台。
具体地，所述衬底100包括PMOS区I，所述PMOS区I的衬底100用于形成PMOS器件。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，提供基底的步骤中，所述衬底100还包括NMOS区II，所述NMOS区II的衬底100用于形成NMOS器件。
还需要说明的是，所述衬底100还包括隔离区III，所述隔离区III的衬底100上形成有凸出于所述衬底100的伪鳍部111。
通过形成所述伪鳍部111，有利于降低在后续形成第一隔离层以及氧化层的过程中，所述鳍部110出现弯曲或倾斜的概率，从而进一步提高半导体结构的电学性能。
本实施例中，所述伪鳍部111的材料以及形成方法与所述鳍部110相同，在此不再赘述。
此外，所述鳍部110以及伪鳍部111顶部上形成有硬掩膜层120，所述硬掩膜层120的位置、形状和尺寸与所述鳍部110以及伪鳍部111的位置、形状和尺寸相同。
所述硬掩膜层120用于在后续制程中，保护鳍部110顶部。本实施例中，所述硬掩膜层120的材料为氮化硅。
参考图11至图12，在所述鳍部110露出的衬底100上形成第一隔离层130(如图12所示)，露出于所述第一隔离层130的鳍部110作为鳍部第一区域101(如图12所示)，未露出的鳍部110作为鳍部第二区域102(如图12所示)。
所述第一隔离层130作为所述半导体结构的隔离结构，用于对相邻器件之间起到隔离作用，所述第一隔离层130的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述第一隔离层130的材料为氧化硅。
具体地，形成所述第一隔离层130的步骤包括：在所述鳍部110露出的衬底上形成初始第一隔离层125(如图11所示)，所述初始第一隔离层125覆盖所述硬掩膜层120顶部；采用平坦化工艺，去除高于所述硬掩膜层120顶部的初始第一隔离层125；在所述平坦化工艺后，去除部分厚度的剩余初始第一隔离层125，保留剩余的初始第一隔离层125作为所述第一隔离层130。
本实施例中，形成所述第一隔离层130后，保留所述硬掩膜层120，所述硬掩膜层120用于在后续工艺中，对所述鳍部110和伪鳍部111顶部起到保护作用。
本实施例中，形成所述第一隔离层130后，所述第一隔离层130的厚度d1不宜过小，也不宜过大。如果厚度d1过小，则所述鳍部第二区域102的高度过小，不利于改善半导体结构的自热效应；如果所述第一隔离层130的厚度d1过大，则所述鳍部第一区域101的高度过小，相应容易导致后续PMOS器件的有效鳍部高度过小，从而影响半导体结构的电学性能。为此，本实施例中，所述第一隔离层130的厚度d1为
至/>
其中，所述第一隔离层130的厚度d1指的是，沿所述衬底100表面的法线方向上，所述第一隔离层130顶部至所述衬底100顶部的距离。
结合参考图13和图14，形成第一隔离层130后，还包括：形成覆盖所述NMOS区II鳍部第一区域101侧壁和顶部的保护层140(如图14所示)。
后续工艺还包括对所述PMOS区I的鳍部第一区域101的侧壁进行氧化处理，所述保护层140用于在所述氧化处理的步骤中，保护所述NMOS区II的鳍部第一区域101侧壁不被氧化，从而使形成的NMOS器件的有效鳍部较宽，有利于减小NMOS器件的源漏掺杂区的寄生电阻，从而进一步地提高半导体结构的电学性能。
本实施例中，所述保护层140的材料为氮化硅。氮化硅的致密度较高，通过选取氮化硅材料，有利于提高所述保护层140对所述NMOS区II的鳍部第一区域101侧壁的保护作用，显著减小后续氧化处理对所述NMOS区II的鳍部第一区域101侧壁的影响。在其他实施例中，所述保护层的材料还可以为氧化硅或氮氧化硅。
需要说明的是，形成覆盖所述NMOS区II鳍部第一区域101侧壁和顶部的保护层140的步骤中，所述保护层140的厚度不宜过小，也不宜过大。如果保护层140的厚度过小，则容易降低在所述保护层140在后续氧化处理的过程中对NMOS区II的鳍部第一区域101侧壁的保护效果；如果保护层140的厚度过大，则容易导致后续去除所述保护层140花费的时间过长，相应增加了去除所述保护层140的工艺难度，从而容易增加所述NMOS区II鳍部110受到损伤的概率，进而降低半导体结构的电学性能。为此，本实施例中，所述保护层140的厚度为
至/>
具体地，形成覆盖所述NMOS区II鳍部第一区域101侧壁和顶部的保护层140的步骤包括：形成保形覆盖所述第一隔离层130顶部、所述鳍部第一区域101侧壁和顶部的保护膜135；去除所述PMOS区I上的保护膜135，保留所述NMOS区II上的保护膜135作为所述保护层140。
本实施例中，形成所述保护膜135的工艺为原子层沉积(ALD)工艺。
原子层沉积工艺具有较好的保形覆盖能力，有利于保证在形成所述保护膜135的步骤中，所述保护膜135能够保形覆盖于所述第一隔离层130顶部、所述鳍部第一区域101侧壁和顶部，而且通过采用原子层沉积工艺，还有利于提高所述保护膜135的厚度均一性，相应有利于提高所述保护层140的厚度均一性。
本实施例中，去除所述PMOS区I上保护膜135的工艺为湿法刻蚀工艺。
采用湿法刻蚀工艺有利于完全去除所述PMOS区I上的保护膜135且降低所述PMOS区I鳍部110受到损伤的概率。
具体地，去除所述PMOS区I上保护膜135的步骤包括：在所述NMOS区II的保护膜135上形成图形层(图未示)，所述图形层露出所述PMOS区I上的保护膜135；以所述图形层为掩膜，刻蚀去除所述PMOS区I上的保护膜135.
需要说明的是，为了降低形成所述图形层的工艺难度，所述图形层还露出于所述PMOS区I相邻的隔离区III上的和保护膜135，且覆盖与所述NMOS区II相邻的隔离区III上的保护膜135。
本实施例中，所述图形层为光刻胶层，刻蚀去除所述PMOS区I上保护膜135后，采用灰化工艺去除所述图形层。
继续参考图15，形成所述保护层140后，对所述PMOS区I的鳍部第一区域101的侧壁进行氧化处理，将所述PMOS区I鳍部第一区域101侧壁的材料转化成氧化层150。
本实施例中，对所述PMOS区I鳍部第一区域101的侧壁进行氧化处理，将所述PMOS区I鳍部第一区域101侧壁的材料转化成氧化层150，在后续去除所述氧化层150后，所述PMOS区I的鳍部第一区域101较窄，有利于改善PMOS器件的短沟道效应，而且，所述PMOS区I的鳍部第二区域102较宽，有利于改善PMOS器件的自热效应，从而进一步提高半导体结构的电学性能。
本实施例中，对所述PMOS区I的鳍部第一区域101的侧壁进行氧化处理的步骤中，所述氧化处理的工艺为原位蒸汽生成工艺(Ins-situ Stream Generation，ISSG)。
原位蒸汽生成工艺成膜均匀性较好，有利于提高所述氧化层150的厚度均一性。
本实施例中，所述鳍部110的材料为硅，相应形成的氧化层150的材料为氧化硅。
需要说明的是，在对所述PMOS区I的鳍部第一区域101的侧壁进行氧化处理的过程中，还会对所述保护层140和第一隔离层130露出的伪鳍部111侧壁进行氧化，因此所述氧化层150还会形成于所述伪鳍部111的侧壁上。
结合参考图16至图18，将所述PMOS区I鳍部第一区域101侧壁的材料转化成氧化层150后，在所述第一隔离层130上形成第二隔离层170(如图18所示)，所述第二隔离层170覆盖所述鳍部第一区域101的部分侧壁。
本实施例中，在所述第一隔离层130上形成所述第二隔离层170，所述第二隔离层170覆盖所述PMOS区I鳍部第一区域101的部分侧壁，即沿所述衬底100表面的法线方向，所述第二隔离层170的高度大于所述第一隔离层130的高度，因此所述第二隔离层170不会露出所述PMOS区I的鳍部第二区域102；与仅形成第一隔离层的方案相比，通过形成所述第二隔离层170，在后续制程中，所述PMOS区I的鳍部第二区域102被暴露的概率较低，从而有利于提高PMOS区I有效鳍部的宽度尺寸均一性，进而有利于改善PMOS器件的短沟道效应，提升半导体结构的电学性能。
需要说明的是，所述第二隔离层170的厚度d2不宜过小，也不宜过大。如果厚度d2过小，则在后续制程中，可能会增加所述PMOS区I的鳍部第二区域102被暴露的概率，从而降低所述PMOS区I有效鳍部的宽度尺寸均一性；如果厚度d2过大，则容易导致半导体结构的有效鳍部高度过小，从而影响半导体结构的电学性能。为此，本实施例中，所述第二隔离层170的厚度d2为
至/>
其中，所述第二隔离层170的厚度d2指的是，沿所述衬底100表面的法线方向上，所述第二隔离层170顶部至所述PMOS区I第一隔离层130顶部的距离。
本实施例中，通过合理设定所述第一隔离层130和第二隔离层170的厚度，在保障所述第二隔离层170不会露出所述PMOS区I的鳍部第二区域102、且改善自热效应的同时，使得PMOS区I有效鳍部的高度能够满足工艺需求。
形成所述第二隔离层170的步骤中，所述第二隔离层170的材料可以为氧化硅、氮氧化硅或氮化硅。本实施例中，为了提高工艺兼容性，所述第二隔离层170的材料和所述第一隔离层130的材料相同，所述第二隔离层170的材料为氧化硅。
具体地，形成所述第二隔离层170的步骤包括：在所述第一隔离层130上形成初始第二隔离层165(如图17所示)，所述初始第二隔离层165覆盖所述鳍部110顶部；去除部分厚度的初始第二隔离层165，保留剩余的初始第二隔离层165作为所述第二隔离层170。
其中，形成所述第二隔离层170的步骤还包括：在所述第一隔离层130上形成初始第二隔离层165后，去除部分厚度的初始第二隔离层165之前，采用平坦化工艺，去除高于所述硬掩膜层120(如图17所示)顶部的初始第二隔离层165。
本实施例中，为了便于去除部分厚度的初始第二隔离层165，在所述平坦化工艺之后，去除所述硬掩膜层120。
具体地，采用湿法刻蚀工艺去除所述硬掩膜层120，所述硬掩膜层120的材料为氮化硅，所述湿法刻蚀工艺所采用的刻蚀溶液相应为磷酸溶液。
本实施例中，在所述第一隔离层130上形成所述初始第二隔离层165的工艺为流动性化学气相沉积工艺(FCVD)。
流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于降低所述初始第二隔离层165内形成空洞等缺陷的概率。
本实施例中，去除部分厚度的初始第二隔离层165的工艺为SiCoNi工艺。
SiCoNi工艺刻蚀均匀性较好，相应有利于去除部分厚度的初始第二隔离层165时的刻蚀均一性，进而有利于提高所述第二隔离层170的薄膜均匀性。
需要说明的是，形成所述第二隔离层170后，沿所述衬底100表面的法线方向上，所述第二隔离层170的顶部高于所述第一隔离层130的顶部，因此有利于降低所述PMOS区I鳍部第二区域102暴露的概率，进而有利于提高PMOS区I有效鳍部的宽度尺寸均一性。
本实施例中，去除部分厚度的初始第二隔离层165的步骤中，还包括：去除所述PMOS区I鳍部第一区域101侧壁的部分氧化层150，剩余所述氧化层150顶部和所述第二隔离层170的顶部齐平。
通过去除所述PMOS区I鳍部第一区域101侧壁的部分氧化层150，露出所述PMOS区I的鳍部第一区域101，从而为后续制程提供工艺基础。
需要说明的是，去除部分厚度的初始第二隔离层165的步骤中，还包括：去除所述NMOS区II鳍部第二区域101侧壁的部分保护层140，剩余的保护层140顶部和所述第二隔离层170顶部齐平。
同样地，通过去除所述NMOS区II鳍部第一区域101侧壁的部分保护层140，露出所述NMOS区II的鳍部第一区域101，从而为后续制程提供工艺基础。
本实施例中，保留剩余的氧化层150以及保护层140，有利于降低形成所述第二隔离层170的工艺制程对所述鳍部第一区域101的影响。
在其他实施例中，将所述PMOS区鳍部第一区域侧壁的材料转化成氧化层后，在所述第一隔离层上形成第二隔离层前，还可去除所述剩余氧化层以及保护层。
结合参考图16，需要说明的是，将所述PMOS区I鳍部第一区域101侧壁的材料转化成氧化层150后，在所述第一隔离层130上形成所述第二隔离层170前(如图18所示)，还包括：刻蚀所述伪鳍部111。
本实施例中，通过在形成所述氧化层150之后再刻蚀所述伪鳍部111的方式，有利于在形成所述第一隔离层130以及氧化层150的过程中，降低所述鳍部110发生弯曲或倾斜的概率，从而进一步提高半导体结构的电学性能。
具体地，刻蚀所述伪鳍部111的步骤包括：形成覆盖所述PMOS区I和NMOS区II的刻蚀掩膜层160，所述刻蚀掩膜层160覆盖所述鳍部第一区域101的顶部和侧壁，所述刻蚀掩膜层160还覆盖所述PMOS区I和NMOS区II的第一隔离层130顶部；以所述刻蚀掩膜层160为掩膜，刻蚀去除隔离区III的部分厚度伪鳍部111。
所述刻蚀掩膜层160用于在刻蚀所述伪鳍部111的步骤中，保护PMOS区I和NMOS区II的鳍部110。
所述刻蚀掩膜层160的材料为ODL(Organic Dielectric Layer,有机介电层)材料或BARC(Bottom Anti Reflective Coating，底部抗反射涂层)材料。本实施例中，所述刻蚀掩膜层160的材料为ODL材料。
本实施例中，刻蚀所述伪鳍部111的工艺为湿法刻蚀工艺。在其他实施例中，还可用干法刻蚀工艺或者干法刻蚀和湿法刻蚀相结合的工艺刻蚀所述伪鳍部111。
需要说明的是，在刻蚀去除位于隔离区III的部分厚度伪鳍部111的步骤中，还包括：刻蚀去除了隔离区III的部分厚度第一隔离层130，所述隔离区III剩余的伪鳍部111顶部和剩余的第一隔离层130顶部齐平。
还需要说明的是，沿所述衬底100表面的法线方向上，所述隔离区III剩余的伪鳍部111高度不宜过小，也不宜过大。如果所述隔离区III剩余的伪鳍部111高度过小，则容易增加在刻蚀去除所述伪鳍部111时所述衬底100受到损伤的概率；如果所述隔离区III剩余的伪鳍部111高度过大，则后续所述第二隔离层170(如图18所示)容易露出剩余伪鳍部111，从而对半导体结构的电学性能造成不良影响。为此，本实施例中，所述隔离区III剩余的伪鳍部111高度为
至/>
其中，所述隔离区III剩余的伪鳍部111的高度指的是，沿所述衬底100表面的法线方向上，所述隔离区III剩余的伪鳍部111底部至顶部的距离。
本实施例中，在刻蚀所述伪鳍部111后，在所述第一隔离层130上形成第二隔离层170之前，还去除了所述刻蚀掩膜层160。
相应的，本发明还提供一种半导体结构。参考图18，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底，所述基底包括衬底100以及凸出于所述衬底100的鳍部110，所述衬底100包括PMOS区I；第一隔离层130，位于所述鳍部110露出的衬底100上，沿所述衬底100表面的法线方向上，高于所述第一隔离层130的鳍部110作为鳍部第一区域101，低于所述第一隔离层130的鳍部110作为鳍部第二区域102，所述PMOS区I的鳍部第一区域101的宽度小于所述鳍部第二区域102的宽度；第二隔离层170，位于所述第一隔离层130上，所述第二隔离层170覆盖所述鳍部第一区域101的部分侧壁。
所述衬底100为所述半导体结构的形成提供工艺平台。
具体地，所述衬底100包括PMOS区I，所述PMOS区I的衬底100用于形成PMOS器件。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述PMOS区I鳍部第一区域101的宽度小于所述鳍部第二区域102的宽度，相应使所述PMOS区I的有效鳍部宽度较小，有利于改善PMOS器件的短沟道效应，进而有利于提高半导体结构的电学性能。
需要说明的是，所述衬底100还包括NMOS区II，所述NMOS区II的衬底100用于形成NMOS器件。
本实施例中，所述NMOS区II鳍部第一区域101的宽度等于所述NMOS区II鳍部第二区域102的宽度，且所述NMOS区II的鳍部110宽度等于所述PMOS区I鳍部第二区域102的宽度，所述鳍部第二区域102宽度较大，有利于改善NMOS器件的自热效应，进而有利于提升半导体结构的电学性能。
还需要说明的是，所述衬底100还包括隔离区III，所述隔离区III的衬底100上形成有凸出于所述衬底100的伪鳍部111。所述伪鳍部111顶部与所述隔离区III的第一隔离层130顶部齐平。
通过所述伪鳍部111，有利于降低在第一隔离层130以及氧化层150的形成过程中，所述鳍部110出现弯曲或倾斜的概率，从而进一步提高半导体结构的电学性能。
沿所述衬底100表面的法线方向上，所述伪鳍部111的高度不宜过小，也不宜过大。如果所述伪鳍部111的高度过小，则容易增加形成所述伪鳍部111的步骤中，所述衬底100受到损伤的概率；如果所述伪鳍部111的高度过大，则所述第二隔离层170容易露出所述伪鳍部111，从而对半导体结构的电学性能造成不良影响。为此，本实施例中，所述伪鳍部111的高度为
至/>
其中，所述隔离区III剩余的伪鳍部111的高度指的是，沿所述衬底100表面的法线方向上，所述隔离区III剩余的伪鳍部111底部至顶部的距离。
本实施例中，所述伪鳍部111的材料与所述鳍部110相同，在此不再赘述。
所述第一隔离层130作为所述半导体结构的隔离结构，用于对相邻器件之间起到隔离作用，所述第一隔离层130的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述第一隔离层130的材料为氧化硅。
本实施例中，所述第一隔离层130的厚度d1不宜过小，也不宜过大。如果厚度d1过小，则所述鳍部第二区域102的高度相应过小，不利于改善半导体结构的自热效应；如果所述第一隔离层130的厚度d1过大，则所述鳍部第一区域101的高度过小，相应容易导致后续PMOS器件的有效鳍部高度过小，从而影响半导体结构的电学性能。为此，本实施例中，所述第一隔离层130的厚度d1为
至/>
其中，所述第一隔离层130的厚度d1指的是，沿所述衬底100表面的法线方向上，所述第一隔离层130顶部至所述衬底100顶部的距离。
所述第二隔离层170覆盖所述PMOS区I鳍部第一区域101的部分侧壁，即沿所述衬底100表面的法线方向，所述第二隔离层170的高度大于所述第一隔离层130的高度，因此所述第二隔离层170不会露出所述PMOS区I的鳍部第二区域102；与仅具有第一隔离层的方案相比，通过所述第二隔离层170，所述PMOS区I的鳍部第二区域102被暴露的概率较低，从而有利于提高PMOS区I有效鳍部的宽度尺寸均一性，进而有利于改善PMOS器件的短沟道效应，提升半导体结构的电学性能。
需要说明的是，所述第二隔离层170的厚度d2不宜过小，也不宜过大。如果厚度d2过小，则在所述半导体结构的形成过程中，可能会增加所述PMOS区I的鳍部第二区域102被暴露的概率，从而降低所述PMOS区I有效鳍部的宽度尺寸均一性；如果厚度d2过大，则容易导致半导体结构的有效鳍部高度过小，从而影响半导体结构的电学性能。为此，本实施例中，所述第二隔离层170的厚度d2为
至/>
其中，所述第二隔离层170的厚度d2指的是，沿所述衬底100表面的法线方向上，所述第二隔离层170顶部至所述PMOS区I第一隔离层130顶部的距离。
本实施例中，通过合理设定所述第一隔离层130和第二隔离层170的厚度，在保障所述第二隔离层170不会露出所述PMOS区I的鳍部第二区域102、且改善自热效应的同时，使得PMOS区I有效鳍部的高度能够满足工艺需求。
所述第二隔离层170的材料可以为氧化硅、氮氧化硅或氮化硅。本实施例中，所述第二隔离层170的材料和所述第一隔离层130的材料相同，所述第二隔离层170的材料为氧化硅。
通常来说，为改善PMOS器件的短沟道效应，PMOS器件的有效鳍部较窄，因此，一般通过对所述PMOS区I鳍部第一区域101进行氧化处理的方式，使所述PMOS区I鳍部第一区域101宽度较小。所述氧化层150为在去除部分氧化层之后，保留在所述PMOS区I鳍部第一区域101和所述第二隔离层170之间的剩余氧化层。
本实施例中，所述氧化层150的材料为氧化硅。
需要说明的是，所述半导体结构还包括：保护层140，位于所述NMOS区II的鳍部第一区域101和所述第二隔离层170之间。本实施例中，所述保护层140还位于所述NMOS区II的第一隔离层130和第二隔离层170之间。
一般地，在所述氧化层150的形成过程中，会形成覆盖所述NMOS区II鳍部第一区域101侧壁和顶部的保护层，用于保护所述NMOS区II鳍部第一区域101不被氧化，从而防止NMOS器件的有效鳍部变窄，有利于减小NMOS器件的源漏掺杂区的寄生电阻，从而进一步地提高半导体结构的电学性能。所述保护层140为在形成所述第二隔离层170的步骤中，去除高于所述第二隔离170的保护层后剩余的保护层。
本实施例中，所述保护层140的材料为氮化硅。氮化硅的致密度较高，通过选取氮化硅材料，有利于提高所述保护层140对所述NMOS区II的鳍部第一区域101侧壁的保护作用，显著减小所述氧化层150的形成过程中对所述NMOS区II的鳍部第一区域101侧壁的影响。在其他实施例中，所述保护层的材料还可以为氧化硅或氮氧化硅。
需要说明的是，所述保护层140的厚度不宜过小，也不宜过大。如果保护层140的厚度过小，则容易降低所述保护层140在所述氧化层150的形成过程中对NMOS区II的鳍部第一区域101侧壁的保护效果；如果保护层140的厚度过大，则容易导致去除高于所述第二隔离层170的保护层花费的时间过长，从而容易增加所述NMOS区II鳍部110受到损伤的概率，进而降低半导体结构的电学性能。为此，本实施例中，所述保护层140的厚度为
至/>
0121.所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
0122.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述衬底包括PMOS区；
在所述鳍部露出的衬底上形成第一隔离层，露出于所述第一隔离层的鳍部作为鳍部第一区域，未露出的鳍部作为鳍部第二区域；
对所述PMOS区的鳍部第一区域的侧壁进行氧化处理，将所述PMOS区鳍部第一区域侧壁的材料转化成氧化层；
将所述PMOS区鳍部第一区域侧壁的材料转化成氧化层后，在所述第一隔离层上形成第二隔离层，所述第二隔离层覆盖所述鳍部第一区域的部分侧壁。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述鳍部露出的衬底上形成第一隔离层的步骤中，所述第一隔离层的厚度为
至/>
在所述第一隔离层上形成第二隔离层的步骤中，所述第二隔离层的厚度为
至
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二隔离层的步骤中，所述第二隔离层的材料为氧化硅、氮氧化硅或氮化硅。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二隔离层的步骤包括：在所述第一隔离层上形成初始第二隔离层，所述初始第二隔离层覆盖所述鳍部顶部；
去除部分厚度的初始第二隔离层，保留剩余的初始第二隔离层作为所述第二隔离层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，去除部分厚度的初始第二隔离层的步骤中，还包括：去除所述PMOS区鳍部第一区域侧壁的部分氧化层，剩余所述氧化层顶部和所述第二隔离层的顶部齐平。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，去除部分厚度的初始第二隔离层的工艺为SiCoNi工艺。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底还包括NMOS区；
形成第一隔离层后，对所述PMOS区的鳍部第一区域的侧壁进行氧化处理之前，还包括：形成覆盖所述NMOS区鳍部第一区域侧壁和顶部的保护层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，形成覆盖所述NMOS区鳍部第一区域侧壁和顶部的保护层的步骤包括：形成保形覆盖所述第一隔离层顶部、所述鳍部第一区域侧壁和顶部的保护膜；
去除所述PMOS区上的保护膜，保留所述NMOS区上的保护膜作为所述保护层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成保形覆盖所述第一隔离层顶部、所述鳍部第一区域侧壁和顶部的保护膜的工艺为原子层沉积工艺。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，形成覆盖所述NMOS区鳍部第一区域侧壁和顶部的保护层的步骤中，所述保护层的厚度为
至/>
11.如权利要求7所述的半导体结构的形成方法，其特征在于，形成覆盖所述NMOS区鳍部第一区域侧壁和顶部的保护层的步骤中，所述保护层的材料为氮化硅、氧化硅或氮氧化硅。
12.如权利要求8所述的半导体结构的形成方法，其特征在于，去除所述PMOS区上保护膜的工艺为湿法刻蚀工艺。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述PMOS区的鳍部第一区域的侧壁进行氧化处理的步骤中，所述氧化处理的工艺为原位蒸汽生成工艺。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述基底还包括凸出于所述衬底的伪鳍部；
将所述PMOS区鳍部第一区域侧壁的材料转化成氧化层后，在所述第一隔离层上形成所述第二隔离层前，还包括：刻蚀所述伪鳍部。
15.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述衬底包括PMOS区；
第一隔离层，位于所述鳍部露出的衬底上，沿所述衬底表面的法线方向上，高于所述第一隔离层的鳍部作为鳍部第一区域，低于所述第一隔离层的鳍部作为鳍部第二区域，所述PMOS区的鳍部第一区域的宽度小于所述鳍部第二区域的宽度；
第二隔离层，位于所述第一隔离层上，所述第二隔离层覆盖所述鳍部第一区域的部分侧壁。
16.如权利要求15所述的半导体结构，其特征在于，所述第一隔离层的厚度为
至
所述第二隔离层的厚度为/>
至/>
17.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：氧化层，位于所述PMOS区鳍部第一区域和所述第二隔离层之间。
18.如权利要求15所述的半导体结构，其特征在于，所述第二隔离层的材料为氧化硅、氮氧化硅或氮化硅。
19.如权利要求15所述的半导体结构，其特征在于，所述衬底还包括NMOS区；
所述半导体结构还包括：保护层，位于所述NMOS区的鳍部第一区域和所述第二隔离层之间。
20.如权利要求19所述的半导体结构，其特征在于，所述保护层的材料为氮化硅、氧化硅或氮氧化硅。
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| GR01 | Patent grant | ||
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