CN108695254B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN108695254B
CN108695254B CN201710230474.9A CN201710230474A CN108695254B CN 108695254 B CN108695254 B CN 108695254B CN 201710230474 A CN201710230474 A CN 201710230474A CN 108695254 B CN108695254 B CN 108695254B
Authority
CN
China
Prior art keywords
layer
forming
gate
oxide layer
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710230474.9A
Other languages
English (en)
Other versions
CN108695254A (zh
Inventor
李勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710230474.9A priority Critical patent/CN108695254B/zh
Publication of CN108695254A publication Critical patent/CN108695254A/zh
Application granted granted Critical
Publication of CN108695254B publication Critical patent/CN108695254B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种半导体结构及其形成方法，方法包括：提供基底，包括用于形成核心器件的核心区和用于形成周边器件的周边区；在基底上形成伪栅结构，包括栅氧化层以及位于栅氧化层上的伪栅电极层；在伪栅结构露出的基底上形成层间介质层，层间介质层露出伪栅结构顶部；去除核心区伪栅结构，在核心区层间介质层内形成第一开口；去除核心区伪栅结构后，去除周边区伪栅电极层，在周边区层间介质层内形成第二开口；在第一开口底部和侧壁、第二开口侧壁以及第二开口中的栅氧化层上成高k栅介质层；形成高k栅介质层后，在第一开口和第二开口中填充金属层。通过本发明所述技术方案，可以提高周边区栅氧化层的质量和厚度均一性，从而提高周边器件的可靠性性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
鳍式场效应管按照功能区分主要分为核心(Core)器件和周边(I/O)器件(或称为输入/输出器件)。通常情况下，周边器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，周边器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。
但是，现有技术形成的半导体器件的电学性能有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成核心器件的核心区、以及用于形成周边器件的周边区；在所述基底上形成伪栅结构，所述伪栅结构包括栅氧化层以及位于所述栅氧化层上的伪栅电极层；在所述伪栅结构露出的基底上形成层间介质层，所述层间介质层露出所述伪栅结构顶部；去除所述核心区的伪栅结构，在所述核心区的层间介质层内形成第一开口；去除所述核心区的伪栅结构后，去除所述周边区的伪栅电极层，在所述周边区的层间介质层内形成第二开口；在所述第一开口底部和侧壁、所述第二开口侧壁以及所述第二开口中的栅氧化层上形成高k栅介质层；形成所述高k栅介质层后，在所述第一开口和第二开口中填充金属层。
可选的，所述栅氧化层的材料为氧化硅。
可选的，所述伪栅电极层的材料为多晶硅。
可选的，去除所述核心区的伪栅结构的步骤包括：在所述周边区的伪栅结构上形成第一光刻胶层；以所述第一光刻胶层为掩膜，刻蚀去除所述核心区的伪栅结构；刻蚀去除所述核心区的伪栅结构后，去除所述第一光刻胶层。
可选的，去除所述第一光刻胶层的工艺为灰化和湿法去胶相结合的工艺；或者，去除所述第一光刻胶层的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为硫酸和双氧水的混合溶液。
可选的，在所述基底上形成伪栅结构的步骤包括：在所述基底上形成栅氧化层；对所述栅氧化层进行掺氮工艺；在所述掺氮工艺后，对所述基底进行退火工艺；在所述退火工艺后，在所述栅氧化层上形成伪栅电极层；对所述伪栅电极层进行平坦化工艺；在所述平坦化工艺后，在所述伪栅电极层上形成栅极掩膜层；以所述栅极掩膜层为掩膜，图形化所述伪栅电极层和栅氧化层，剩余所述栅氧化层和伪栅电极层用于构成所述伪栅结构。
可选的，所述掺氮工艺为等离子体氮化工艺。
可选的，所述退火工艺为等离子体氮化退火工艺。
可选的，去除所述周边区的伪栅电极层的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化氨溶液。
可选的，去除所述核心区的伪栅结构的步骤中，去除所述核心区的伪栅电极层以及部分厚度的栅氧化层；去除所述周边区的伪栅电极层后，形成所述高k栅介质层之前，所述形成方法还包括：去除所述第一开口中的剩余栅氧化层。
可选的，去除所述核心区部分厚度的栅氧化层后，所述第一开口中剩余栅氧化层的厚度为
Figure BDA0001265978160000031
至
Figure BDA0001265978160000032
可选的，所述栅氧化层的材料为氧化硅，去除所述第一开口中的剩余栅氧化层的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为氢氟酸溶液。
可选的，去除所述核心区的伪栅电极层以及部分厚度的栅氧化层后，去除所述周边区的伪栅电极层之前，所述形成方法还包括：在所述第一开口中填充第二光刻胶层，所述第二光刻胶层覆盖剩余所述栅氧化层。
可选的，在所述第一开口中填充第二光刻胶层的步骤包括：在所述第一开口中填充光刻胶材料，所述光刻胶材料还覆盖所述层间介质层顶部；去除高于所述层间介质层顶部的光刻胶材料，所述第一开口中的剩余光刻胶材料作为所述第二光刻胶层。
可选的，去除所述第一开口中的剩余栅氧化层之前，所述形成方法还包括：采用显影液去除所述第二光刻胶层。
可选的，去除所述核心区的伪栅结构后，去除所述周边区的伪栅电极层之前，所述形成方法还包括：采用氢氧化铵溶液对所述基底进行清洗工艺。
可选的，提供基底的步骤中，所述基底包括衬底以及位于所述衬底上分立的鳍部；在所述基底上形成伪栅结构的步骤中，所述伪栅结构横跨所述鳍部，且覆盖所述鳍部的部分侧壁表面和部分顶部表面；形成所述高k栅介质层的步骤中，所述高k栅介质层横跨所述鳍部，且覆盖所述鳍部的部分侧壁表面和部分顶部表面。
相应的，本发明还提供一种采用前述形成方法所形成的半导体结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体结构的形成方法的技术方案中，去除所述核心区的伪栅结构，在所述核心区的层间介质层内形成第一开口；去除所述核心区的伪栅结构后，去除所述核心区的伪栅结构后，去除所述周边区的伪栅电极层，在所述周边区的层间介质层内形成第二开口；在去除所述核心区的伪栅结构时，通常在所述周边区形成光刻胶层，所述周边区伪栅电极层用于在去除光刻胶层的过程中对所述周边区栅氧化层起到保护作用，可以避免去除光刻胶层的工艺对所述周边区栅氧化层造成损耗或等离子体损伤(Plasma Damage)，从而可以提高所述周边区栅氧化层的质量和厚度均一性，进而提高所形成半导体器件的电学性能，提高周边器件的可靠性性能，例如栅介质层完整性(Gate DielectricIntegrity)。
可选方案中，所述基底包括衬底以及位于所述衬底上分立的鳍部；去除所述核心区的伪栅结构的步骤中，去除所述核心区的伪栅电极层以及部分厚度的栅氧化层；去除所述核心区的伪栅电极层以及部分厚度的栅氧化层后，去除所述周边区的伪栅电极层之前，所述形成方法还包括：在所述第一开口中填充第二光刻胶层，所述第二光刻胶层覆盖剩余所述栅氧化层；去除所述第一开口中的剩余栅氧化层之前，所述形成方法还包括：采用显影液去除所述第二光刻胶层。一方面，所述第二光刻胶层用于在后续去除所述周边区伪栅电极层的过程中对剩余所述栅氧化层起到保护作用，避免剩余所述栅氧化层损耗而露出所述核心区鳍部的问题，从而防止去除所述周边区伪栅电极层的工艺对所述核心区鳍部造成损耗；另一方面，相比采用灰化(Asher)和湿法去胶(Wet Strip)相结合的工艺或采用湿法刻蚀工艺以去除所述第二光刻胶层的方案，本发明所述方案可以减小对所述周边区栅氧化层的损耗或等离子体损伤。
可选方案中，所述基底包括衬底以及位于所述衬底上分立的鳍部，去除所述核心区的伪栅结构的步骤中，去除所述核心区的伪栅电极层以及部分厚度的栅氧化层；一方面，在去除所述核心区的伪栅结构时，在所述周边区形成第一光刻胶层，所述核心区的剩余栅氧化层用于在去除所述第一光刻胶层的过程中对所述核心区鳍部起到保护作用，避免所述鳍部受到损耗或等离子体损伤，且所述核心区的剩余栅氧化层还用于在后续去除所述周边区伪栅电极层的过程中，对所述核心区鳍部起到保护作用，避免所述鳍部受到损伤；此外，在所述第一开口中填充第二光刻胶层的步骤中，所述核心区的剩余栅氧化层用于隔绝所述第二光刻胶层和所述核心区鳍部，从而避免所述第二光刻胶层的形成对所述鳍部产生不良影响。
可选方案中，在形成所述伪栅结构的过程中，包括对所述栅氧化层进行掺氮工艺，经过所述掺氮工艺，所述栅氧化层表面部分厚度的材料转化为掺氮氧化硅层(NitridedOxide Layer)，在后续去除所述第一开口中的剩余所述栅氧化层的过程中，所述掺氮氧化硅层对所述周边区的栅氧化层起到保护作用，因此在去除所述第一开口中的剩余栅氧化层后，所述周边区的栅氧化层的损耗较小。
可选方案中，相比先去除核心区和周边区的伪栅电极层、再去除所述核心区栅氧化层的方案，本发明所述技术方案在改善半导体器件的电学性能和可靠性性能的同时，未增加光罩的适用，因此可以避免工艺成本的增加。
本发明还提供一种采用前述形成方法所形成的半导体结构，本发明所述半导体结构的栅氧化层质量和厚度均一性较高，因此半导体器件的电学性能较高，周边器件的可靠性性能(例如栅介质层完整性)也较高。
附图说明
图1至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，半导体器件的电学性能有待提高。现结合一种半导体结构的形成方法分析其电学性能有待提高的原因。
所述形成方法包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括用于形成核心(Core)器件的核心区以及用于形成周边器件(输入/输出器件，I/O器件)的周边区；形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分侧壁表面和部分顶部表面，所述伪栅结构包括栅氧化层以及位于所述栅氧化层上的伪栅电极层；在所述伪栅结构露出的衬底上形成层间介质层，所述层间介质层露出所述伪栅结构；形成所述层间介质层后，去除所述核心区和周边区的伪栅电极层；去除所述伪栅电极层后，形成覆盖所述周边区栅氧化层的光刻胶层；以所述光刻胶层为掩膜，刻蚀去除核心区的栅氧化层；去除所述光刻胶层。
其中，去除所述光刻胶层的工艺主要包括：灰化和湿法去胶相结合的工艺或湿法刻蚀工艺。由于所述周边区栅氧化层暴露在去除所述光刻胶层的工艺环境中，因此当采用灰化和湿法去胶相结合的工艺以去除所述光刻胶层时，容易对所述周边区栅氧化层造成等离子体损伤；当采用湿法刻蚀的方式以去除所述光刻胶层时，容易造成所述周边区栅氧化层的损耗，从而导致所述周边区栅氧化层的质量以及厚度均一性的下降，进而导致周边器件的可靠性性能下降，例如栅介质层完整性。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成核心器件的核心区、以及用于形成周边器件的周边区；在所述基底上形成伪栅结构，所述伪栅结构包括栅氧化层以及位于所述栅氧化层上的伪栅电极层；在所述伪栅结构露出的基底上形成层间介质层，所述层间介质层露出所述伪栅结构顶部；去除所述核心区的伪栅结构，在所述核心区的层间介质层内形成第一开口；去除所述核心区的伪栅结构后，去除所述周边区的伪栅电极层，在所述周边区的层间介质层内形成第二开口；在所述第一开口底部和侧壁、所述第二开口侧壁以及所述第二开口中的栅氧化层上形成高k栅介质层；形成所述高k栅介质层后，在所述第一开口和第二开口中填充金属层。
本发明提供的半导体结构的形成方法的技术方案中，去除所述核心区的伪栅结构，在所述核心区的层间介质层内形成第一开口；去除所述核心区的伪栅结构后，去除所述核心区的伪栅结构后，去除所述周边区的伪栅电极层，在所述周边区的层间介质层内形成第二开口；在去除所述核心区的伪栅结构时，通常在所述周边区形成光刻胶层，所述周边区伪栅电极层用于在去除光刻胶层的过程中对所述周边区栅氧化层起到保护作用，可以避免去除光刻胶层的工艺对所述周边区栅氧化层造成损耗或等离子体损伤，从而可以提高所述周边区栅氧化层的质量和厚度均一性，进而提高所形成半导体器件的电学性能，提高周边器件的可靠性性能，例如栅介质层完整性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供基底(未标示)，所述基底包括用于形成核心器件的核心区Ⅰ、以及用于形成周边器件的周边区Ⅱ。
本实施例中，所形成的半导体器件为鳍式场效应晶体管，相应的，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110。所述衬底100为后续形成鳍式场效应晶体管提供工艺平台，所述鳍部110用于提供所形成鳍式场效应晶体管的沟道。
需要说明的是，根据实际工艺需求，所述衬底100用于形成阈值电压(Vt)不同的半导体器件，且所述周边器件(例如：I/O器件)的阈值电压大于所述核心器件的阈值电压，且所述核心区Ⅰ可用于形成不同阈值电压的核心器件；所述衬底100可用于形成N型器件和P型器件中的一种或两种。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述衬底100和鳍部110的步骤包括：提供初始衬底；在所述初始衬底表面形成鳍部硬掩膜层200；以所述鳍部硬掩膜层200为掩膜刻蚀所述初始衬底，形成衬底100以及凸出于所述衬底100表面的鳍部110。
本实施例中，平行于所述衬底100表面且沿垂直于鳍部110延伸方向上，所述鳍部110的顶部尺寸小于底部尺寸。在其他实施例中，所述鳍部的顶部尺寸还可以等于底部尺寸，即所述鳍部的侧壁与所述衬底表面相垂直。
本实施例中，形成所述衬底100和鳍部110后，保留位于所述鳍部110顶部的鳍部硬掩膜层200。所述鳍部硬掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述鳍部硬掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并起到保护所述鳍部110顶部的作用。
结合参考图2，需要说明的是，提供所述基底后，所述形成方法还包括：在所述鳍部110表面形成衬垫氧化层(Liner Oxide)120。
本实施例中，通过对所述鳍部110进行氧化处理以形成所述衬垫氧化层120。
所述衬垫氧化层120的作用包括：一方面，在刻蚀形成所述衬底100和鳍部110的过程中，所述刻蚀工艺容易对所述鳍部110造成损伤，通过形成所述衬垫氧化层120的方案，能够修复所述鳍部110表面的损伤，去除所述鳍部110表面的晶格缺陷；另一方面，通过形成所述衬垫氧化层120的方案，能够修复所述鳍部110凸出的棱角部分，起到对所述鳍部110进行尖角圆化(Corner Rounding)处理的效果，避免所述鳍部110的顶角尖端放电问题，有利于改善后续所形成半导体器件的电学性能。
所述氧化处理可以采用氧等离子体氧化工艺、或者硫酸和过氧化氢的混合溶液氧化工艺。本实施例中，采用原位水汽生成(In-situ Stream Generation，ISSG)氧化工艺对所述鳍部110进行氧化处理，以形成所述衬垫氧化层120。
本实施例中，所述氧化处理还会对所述衬底100表面和所述鳍部掩膜层200表面进行氧化，因此，所述衬垫氧化层120还位于所述衬底100表面和所述鳍部掩膜层200表面。所述衬底100和鳍部110的材料为硅，所述鳍部掩膜层200的材料为氮化硅，相应的，位于所述衬底100表面和鳍部110侧壁的衬垫氧化层120的材料为氧化硅，位于所述鳍部掩膜层200表面的衬垫氧化层120的材料为氮氧化硅。
结合参考图3，还需要说明的是，形成所述衬垫氧化层120后，所述形成方法还包括：在所述鳍部110露出的衬底100上形成隔离结构101，所述隔离结构101覆盖所述鳍部110的部分侧壁，且所述隔离结构101的顶部低于所述鳍部110的顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件或相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离结构101的步骤包括：在所述鳍部110露出的衬底100上形成隔离膜，所述隔离膜的顶部高于所述鳍部掩膜层200的顶部；研磨去除高于所述鳍部掩膜层200顶部的隔离膜；去除所述鳍部掩膜层200；去除部分厚度的隔离膜，剩余所述隔离膜作为所述隔离结构101。
为了提高形成隔离膜工艺的填孔(gap-filling)能力，使所形成隔离膜的致密性较好，本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)工艺形成所述隔离膜。在其他实施例中，还可以采用高纵宽比化学气相沉积工艺(HARP CVD)形成所述隔离膜。
需要说明的是，在去除部分厚度的所述隔离膜的过程中，还去除高于所述隔离结构101顶部的衬垫氧化层120。
结合参考图4至图6，在所述基底(未标示)上形成伪栅结构(未标示)，所述伪栅结构包括栅氧化层130(如图4所示)以及位于所述栅氧化层130上的伪栅电极层140(如图6所示)。
本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metal gatelast)的工艺形成半导体器件的金属栅极结构，所述伪栅结构(Dummy Gate)为后续形成金属栅极结构占据空间位置。
所述伪栅结构包括栅氧化层130以及位于所述栅氧化层130上的伪栅电极层140。其中，所述伪栅电极层140的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述栅氧化层130的材料为氧化硅或氮氧化硅。在一个具体实施例中，所述伪栅电极层140的材料为多晶硅，所述栅氧化层130的材料为氧化硅。
本实施例中，所述伪栅结构横跨所述核心区Ⅰ和周边区Ⅱ。在其他实施例中，所述核心区和周边区还可以分别形成有所述伪栅结构。
本实施例中，根据实际工艺需求，所述栅氧化层130的厚度为
Figure BDA0001265978160000091
至
Figure BDA0001265978160000092
具体地，在所述基底上形成伪栅结构的步骤包括：在所述基底上形成栅氧化层130；对所述栅氧化层130进行掺氮工艺；在所述掺氮工艺后，对所述基底进行退火工艺；在所述退火工艺后，在所述栅氧化层130上形成伪栅电极层140；对所述伪栅电极层140进行平坦化工艺；在所述平坦化工艺后，在所述伪栅电极层140上形成栅极掩膜层210(如图6所示)；以所述栅极掩膜层210为掩膜，图形化所述伪栅电极层140和栅氧化层130，剩余所述栅氧化层130和伪栅电极层140用于构成所述伪栅结构。
所述掺氮工艺用于氮化部分厚度的所述栅氧化层130，从而在不影响所述栅氧化层130物理厚度的同时，降低所述栅氧化层130的电性厚度，进而提高半导体器件的与时间相关电介质击穿(Time Dependent Dielectric Breakdown，TDDB)可靠性性能。也就是说，经过所述掺氮工艺后，所述栅氧化层130表面部分厚度的材料转化为掺氮氧化硅层(Nitrided Oxide Layer)135(如图5所示)。
具体地，所述掺氮工艺为等离子体氮化工艺(DPN)。为了保证对所述栅氧化层130的掺氮效果，所述等离子体氮化工艺的参数需控制在合理范围内。本实施例中，所述等离子体氮化工艺的参数包括：功率为600瓦至1000瓦，压强为10毫托至30毫托，工艺时间为10秒至30秒，反应气体为氮气，辅助气体为氦气，氮气的气体流量为50标准毫升每分钟至120标准毫升每分钟，氦气的气体流量为80标准毫升每分钟至150标准毫升每分钟。
本实施例中，所述掺氮氧化硅层135的厚度为
Figure BDA0001265978160000101
至
Figure BDA0001265978160000102
所述退火工艺用于固化掺入所述栅氧化层130内的氮离子、改善掺氮工艺后所述栅氧化层130内硅的界面态。
具体地，所述退火工艺为等离子体氮化退火工艺(PNA)。为了保证掺氮工艺后所述栅氧化层130内硅的界面态的改善效果，并避免所述栅氧化层130内的氮离子发生衰退或离子分布发生改变的问题，所述等离子体氮化退火工艺的参数需控制在合理范围内。本实施例中，所述等离子体氮化退火工艺的参数包括：退火温度为950摄氏度至1100摄氏度，工艺时间为10秒至30秒，压强为0.4托至1托，反应气体为氧气，氧气的气体流量为0.5标准升每分钟至2标准升每分钟。
需要说明的是，形成所述伪栅结构后，保留位于所述伪栅结构顶部上的所述栅极掩膜层210。所述栅极掩膜层210的材料为氮化硅，所述栅极掩膜层210在后续工艺过程中用于对所述栅极结构120顶部起到保护作用。
还需要说明的是，本实施例中，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110，相应的，在所述基底上形成伪栅结构的步骤中，所述伪栅结构横跨所述鳍部110，且覆盖所述鳍部110的部分侧壁表面和部分顶部表面。
此外，在形成所述伪栅结构后，所述形成方法还包括：在所述伪栅结构两侧的鳍部110内形成源漏掺杂区(图未示)。
所述源漏掺杂区用于作为所形成半导体器件的源区(Source)或漏区(Drain)。
本实施例中，当所述衬底100用于形成N型器件时，所述源漏掺杂区的材料为SiP；当所述衬底100用于形成P型器件时，所述源漏掺杂区的材料为SiGe。
参考图7，在所述伪栅结构(未标示)露出的基底(未标示)上形成层间介质层102，所述层间介质层102露出所述伪栅结构(未标示)顶部。
所述层间介质层102用于实现半导体结构之间的电隔离，也用于定义后续所形成金属栅极结构的尺寸和位置。
本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
具体地，形成所述层间介质层102的步骤包括：在所述伪栅结构露出的隔离结构101上形成介质材料层，所述介质材料层覆盖所述栅极掩膜层210顶部；通过化学机械研磨等方式去除高于所述伪栅结构顶部的介质材料层，露出所述伪栅结构顶部，剩余所述介质材料层作为所述层间介质层102。
本实施例中，在去除高于所述伪栅结构顶部的介质材料层的步骤中，还去除所述栅极掩膜层210。形成所述层间介质层102后，所述层间介质层102顶部与所述伪栅结构顶部齐平。
结合参考图8至图10，去除所述核心区Ⅰ的伪栅结构(未标示)，在所述核心区Ⅰ的层间介质层102内形成第一开口141(如图10所示)。
所述第一开口141为后续形成核心器件的金属栅极结构提供空间位置。
具体地，去除所述核心区Ⅰ的伪栅结构的步骤包括：在所述周边区Ⅱ的伪栅结构上形成第一光刻胶层220(如图8所示)；以所述第一光刻胶层220为掩膜，刻蚀去除所述核心区Ⅰ的伪栅结构；刻蚀去除所述核心区Ⅰ的伪栅结构后，去除所述第一光刻胶层220。
本实施例中，去除所述第一光刻胶层220的工艺为灰化和湿法去胶相结合的工艺；或者，去除所述第一光刻胶层220的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为硫酸和双氧水的混合溶液(SPM溶液)。
需要说明的是，本实施例中，去除所述核心区Ⅰ的伪栅结构的步骤中，去除所述核心区Ⅰ的伪栅电极层140以及部分厚度的栅氧化层130。
本实施例中，采用干法刻蚀工艺、湿法刻蚀、或干法刻蚀工艺和湿法刻蚀相结合的工艺，去除所述核心区Ⅰ的伪栅电极层140。其中，由于所述刻蚀工艺对所述伪栅电极层140具有较高刻蚀选择比，也就是说，所述刻蚀工艺对所述伪栅电极层140的刻蚀速率大于对所述层间介质层102的刻蚀速率，从而在刻蚀去除所述伪栅电极层140时，可以减小对所述层间介质层102的损耗。
本实施例中，采用SiCoNi刻蚀系统或Certas刻蚀系统，以去除部分厚度的所述栅氧化层130。其中，所述Certas刻蚀系统采用的刻蚀气体为气态氢氟酸。
所述第一开口141中剩余所述栅氧化层130的作用包括：剩余所述栅氧化层130用于在后续去除所述第一光刻胶层220(如图8所示)的过程中对所述核心区Ⅰ鳍部110起到保护作用，避免所述鳍部110受到损耗或等离子体损伤，且剩余所述栅氧化层130还用于在后续去除所述周边区Ⅱ伪栅电极层140的过程中，对所述核心区Ⅰ鳍部110起到保护作用，避免所述核心区Ⅰ鳍部110受到损耗；此外，后续步骤还包括在所述第一开口141中填充光第二刻胶层，剩余所述栅氧化层130用于隔绝后续所形成第二光刻胶层和所述核心区Ⅰ鳍部110，从而避免后续第二光刻胶层的形成对所述核心区Ⅰ鳍部110产生不良影响。
需要说明的是，所述第一开口141中剩余所述栅氧化层130的厚度不宜过小，也不宜过大。如果剩余厚度过小，则在后续工艺中对所述核心区Ⅰ鳍部110的保护效果较差；如果剩余厚度过大，相应会增加后续去除剩余所述栅氧化层130的工艺难度，容易在后续去除剩余所述栅氧化层130时对所述周边区Ⅱ的栅氧化层130造成不良影响。为此，本实施例中，去除所述核心区Ⅰ部分厚度的栅氧化层130后，所述第一开口141中剩余所述栅氧化层130的厚度为
Figure BDA0001265978160000131
至
Figure BDA0001265978160000132
如图10所示，本实施例中，去除所述核心区Ⅰ部分厚度的栅氧化层130后，所述核心区Ⅰ的掺氮氧化硅层135(如图8所示)被去除，也就是说，剩余所述栅氧化层130的材料为氧化硅。
结合参考图11至图13，去除所述核心区Ⅰ的伪栅结构(未标示)后，去除所述周边区Ⅱ的伪栅电极层140(如图10所示)，在所述周边区Ⅱ的层间介质层102内形成第二开口142(如图13所示)。
所述第二开口142为后续形成周边器件的金属栅极结构提供空间位置。
本实施例中，去除所述周边区Ⅱ的伪栅电极层140的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化氨溶液(TMAH)。
需要说明的是，去除所述核心区Ⅰ的伪栅结构后，去除所述周边区Ⅱ的伪栅电极层140之前，所述形成方法还包括：采用氢氧化铵溶液(NH4OH)对所述基底进行清洗工艺。
在半导体制造工艺中，所述周边区Ⅱ伪栅电极层140顶部容易形成自然氧化层(Native Oxide)，所述自然氧化层的厚度通常小于或等于
Figure BDA0001265978160000133
通过所述清洗工艺，以去除所述周边区Ⅱ伪栅电极层140顶部的自然氧化层，从而为后续去除所述周边区Ⅱ伪栅电极层140提供工艺基础。
本实施例中，为了较好地去除所述自然氧化层，所述清洗工艺的清洗时间为30秒。
结合参考图11，还需要说明的是，去除所述核心区Ⅰ的伪栅电极层140以及部分厚度的栅氧化层130后，去除所述周边区Ⅱ的伪栅电极层140之前，所述形成方法还包括：在所述第一开口141(如图10所示)中填充第二光刻胶层230，所述第二光刻胶层230覆盖剩余所述核心区Ⅰ的剩余栅氧化层130。
具体地，在对所述基底进行清洗工艺之前，在所述第一开口141中填充所述第二光刻胶层230。
所述第一开口141露出所述核心区Ⅰ的剩余栅氧化层130，所述栅氧化层130的材料为氧化硅，通过在所述第一开口141中填充所述第二光刻胶层230的方案，所述第二光刻胶层230用于对所述核心区Ⅰ的剩余栅氧化层130起到保护作用，避免剩余栅氧化层130损耗而露出所述核心区Ⅰ鳍部110的问题，从而防止所述核心区Ⅰ的鳍部110暴露在后续去除所述周边区Ⅱ伪栅电极层140的工艺环境中，进而避免所述周边区Ⅱ的鳍部110受到损耗。
而且，所述第二光刻胶层230和所述核心区Ⅰ鳍部110之间形成有所述栅氧化层130，因此，所述第二光刻胶层230的形成对所述核心区Ⅰ鳍部110的影响较小。
本实施例中，所述第二光刻胶层230为正性光刻胶材料。也就是说，所述第二光刻胶层230经曝光工艺后，可溶解于显影液中，即后续可以采用曝光显影的方式去除所述第二光刻胶层230。
具体地，在所述第一开口141中填充所述第二光刻胶层230的步骤包括：在所述第一开口141中填充光刻胶材料层，所述光刻胶材料层还覆盖所述层间介质层102顶部；去除高于所述层间介质层102顶部的光刻胶材料层，所述第一开口141中的剩余光刻胶材料层作为所述第二光刻胶层230。也就是说，形成所述第二光刻胶层230后，所述第二光刻胶层230顶部与所述层间介质层102顶部齐平。
本实施例中，采用平坦化工艺，去除高于所述层间介质层102顶部的光刻胶材料层。具体地，所述平坦化工艺可以为化学机械研磨工艺。在其他实施例中，还可以采用回刻(Etch back)的方式，去除高于所述层间介质层顶部的光刻胶材料层。
本实施例中，去除所述周边区Ⅱ伪栅电极层140所采用的刻蚀溶液为四甲基氢氧化氨溶液，所述四甲基氢氧化氨溶液为碱性显影液，还可用于去除曝光后的所述第二光刻胶层230。也就是说，当所述第二光刻胶层230曝光后，可以在同一工艺步骤中，采用四甲基氢氧化氨溶液去除所述第二光刻胶层230和周边区Ⅱ的伪栅电极层140，从而有利于简化工艺步骤。
需要说明的是，对所述基底进行清洗工艺的步骤中，所采用的溶液是氢氧化铵溶液，所述第二光刻胶层230未经曝光工艺时，不与所述氢氧化铵溶液发生反应，因此所述清洗工艺对所述第二光刻胶层230的损耗较小，所述第二光刻胶层230能够较好地起到保护所述第一开口141中剩余栅氧化层130的作用。
因此，结合参考图12，本实施例中，在对所述基底进行清洗工艺后，去除所述周边区Ⅱ伪栅电极层140之前，所述形成方法还包括：对所述第一开口141(如图10所示)中的所述第二光刻胶层230进行曝光工艺。
所述曝光工艺用于使所述第二光刻胶层230发生光化学反应，从而为后续通过四甲基氢氧化氨溶液去除所述第二光刻胶层230提供工艺基础。如图12所示，经曝光工艺后的所述第光刻胶层230材料发生改变。其中，所述曝光工艺的具体参数根据所述第一开口141的宽度和深度而定。
相比采用灰化和湿法去胶相结合的工艺或采用湿法刻蚀工艺以去除所述第二光刻胶层的方案，通过采用显影液去除所述第二光刻胶层230的方案，可以减小去除所述第二光刻胶层230的工艺对所述周边区Ⅱ栅氧化层130造成的损耗或等离子体损伤。
本实施例中，去除所述周边区Ⅱ的伪栅电极层140(如图12所示)后，所述形成方法还包括：去除所述第一开口141中的剩余栅氧化层130。
核心器件的工作电压比周边器件的工作电压小，为了防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，也就是说，所形成核心器件的栅介质层厚度小于周边器件的栅介质层厚度。为此，本实施例中，通过去除所述第一开口141中的剩余栅氧化层130，从而使后续周边器件的栅介质层厚度大于核心器件的栅介质层厚度。
本实施例中，去除所述第一开口141中的剩余所述栅氧化层130的工艺为湿法刻蚀工艺。剩余所述栅氧化层130的材料为氧化硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为氢氟酸溶液。
具体地，所述湿法刻蚀工艺的参数根据剩余所述栅氧化层130的实际厚度而定。
需要说明的是，在前述掺氮工艺后，所述周边区Ⅱ的栅氧化层130表面部分厚度的材料转化为掺氮氧化硅层135，在去除所述第一开口141中的剩余所述栅氧化层130的过程中，所述湿法刻蚀工艺对所述掺氮氧化硅层135的损耗较小，因此在所述湿法刻蚀工艺后，所述周边区Ⅱ的栅氧化层130的损耗较小。
参考图14，在所述第一开口141底部和侧壁、所述第二开口142侧壁以及所述第二开口142中的栅氧化层130上形成高k栅介质层150。
具体地，形成所述高k栅介质层150的步骤中，所述高k栅介质层150横跨所述鳍部110，且覆盖所述鳍部110的部分侧壁表面和部分顶部表面。
本实施例中，采用原子层沉积工艺形成所述高k栅介质层150，所述高k栅介质层150还形成于所述层间介质层102顶部。在其他实施例中，还可以采用化学气相沉积工艺或物理气相沉积工艺形成所述高k栅介质层。
本实施例中，所述高k栅介质层150的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
需要说明的是，在形成所述高k栅介质层150之前，所述形成方法还包括：在所述鳍部110表面形成界面层(IL，Interfacial Layer)(图未示)。
形成所述界面层的工艺为氧化工艺，因此所述界面层形成于核心区Ⅰ的鳍部110表面。所述界面层为形成所述高k栅介质层150层提供良好的界面基础，从而提高所述高k栅介质层150的质量，减小所述高k栅介质层150与所述鳍部110之间的界面态密度，且避免所述高k栅介质层150与所述鳍部110直接接触造成的不良影响。本实施例中，形成所述界面层的工艺为化学氧化工艺，所述界面层的材料为氧化硅。
所述核心区Ⅰ用于形成核心器件，所述周边区Ⅱ用于形成周边器件，因此，所述界面层和高k栅介质层150用于作为所形成核心器件的栅介质层，所述栅氧化层130、掺氮氧化硅层135和高k栅介质层150用于作为所形成周边器件的栅介质层。
参考图15，形成所述高k栅介质层150后，在所述第一开口141(如图14所示)和第二开口142(如图14所示)中填充金属层160。
具体地，在所述第一开口141和第二开口142中填充金属层160的步骤包括：在所述第一开口141和第二开口142中的高k栅介质层150上形成金属层160，所述金属层160填充满所述第一开口141和第二开口142且所述金属层160顶部高于所述层间介质层102顶部；研磨去除高于所述层间介质层102顶部的金属层160。
需要说明的是，研磨去除高于所述层间介质层102顶部的金属层160的同时，还研磨去除高于所述层间介质层102顶部的高k栅介质层150。
本实施例中，位于所述第一开口141中的剩余界面层(图未示)、高k栅介质层150和金属层160用于构成所形成核心器件的金属栅极结构，位于所述第二开口142中的剩余栅氧化层130、掺氮氧化硅层135、高k栅介质层150和金属层160用于构成所形成周边器件的金属栅极结构。
本发明提供的半导体结构的形成方法的技术方案中，去除所述核心区的伪栅结构，在所述核心区的层间介质层内形成第一开口；去除所述核心区的伪栅结构后，去除所述核心区的伪栅结构后，去除所述周边区的伪栅电极层，在所述周边区的层间介质层内形成第二开口；在去除所述核心区的伪栅结构时，通常在所述周边区形成光刻胶层，所述周边区伪栅电极层用于在去除光刻胶层的过程中对所述周边区栅氧化层起到保护作用，可以避免去除光刻胶层的工艺对所述周边区栅氧化层造成损耗或等离子体损伤，从而可以提高所述周边区栅氧化层的质量和厚度均一性，进而提高所形成半导体器件的电学性能，提高周边器件的可靠性性能，例如栅介质层完整性。
此外，相比先去除核心区和周边区的伪栅电极层、再去除所述核心区栅氧化层的方案，本发明所述技术方案在改善半导体器件的电学性能和可靠性性能的同时，未增加光罩的适用，因此可以避免工艺成本的增加。
继续参考图15，示出了本发明半导体结构一实施例的结构示意图。相应的，本发明还提供一种采用前述形成方法所形成的半导体结构。
本发明所述半导体结构的栅氧化层130质量和厚度均一性较高，因此半导体器件的电学性能较高，周边器件的可靠性性能(例如栅介质层完整性)也较高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括用于形成核心器件的核心区、以及用于形成周边器件的周边区；
在所述基底上形成伪栅结构，所述伪栅结构包括栅氧化层以及位于所述栅氧化层上的伪栅电极层；
在所述伪栅结构露出的基底上形成层间介质层，所述层间介质层露出所述伪栅结构顶部；
去除所述核心区的伪栅结构，在所述核心区的层间介质层内形成第一开口；去除所述核心区的伪栅结构的步骤中，去除所述核心区的伪栅电极层以及部分厚度的栅氧化层；去除所述核心区部分厚度的栅氧化层后，所述第一开口中剩余栅氧化层的厚度为
Figure FDA0002559931220000011
至
Figure FDA0002559931220000012
去除所述核心区的伪栅结构后，去除所述周边区的伪栅电极层，在所述周边区的层间介质层内形成第二开口；
在所述第一开口底部和侧壁、所述第二开口侧壁以及所述第二开口中的栅氧化层上形成高k栅介质层；
形成所述高k栅介质层后，在所述第一开口和第二开口中填充金属层；
去除所述周边区的伪栅电极层后，形成所述高k栅介质层之前，所述形成方法还包括：去除所述第一开口中的剩余栅氧化层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅氧化层的材料为氧化硅。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅电极层的材料为多晶硅。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述核心区的伪栅结构的步骤包括：在所述周边区的伪栅结构上形成第一光刻胶层；
以所述第一光刻胶层为掩膜，刻蚀去除所述核心区的伪栅结构；
刻蚀去除所述核心区的伪栅结构后，去除所述第一光刻胶层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，去除所述第一光刻胶层的工艺为灰化和湿法去胶相结合的工艺；
或者，
去除所述第一光刻胶层的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为硫酸和双氧水的混合溶液。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述基底上形成伪栅结构的步骤包括：在所述基底上形成栅氧化层；
对所述栅氧化层进行掺氮工艺；
在所述掺氮工艺后，对所述基底进行退火工艺；
在所述退火工艺后，在所述栅氧化层上形成伪栅电极层；
对所述伪栅电极层进行平坦化工艺；
在所述平坦化工艺后，在所述伪栅电极层上形成栅极掩膜层；
以所述栅极掩膜层为掩膜，图形化所述伪栅电极层和栅氧化层，剩余所述栅氧化层和伪栅电极层用于构成所述伪栅结构。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述掺氮工艺为等离子体氮化工艺。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，所述退火工艺为等离子体氮化退火工艺。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述周边区的伪栅电极层的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化氨溶液。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅氧化层的材料为氧化硅，去除所述第一开口中的剩余栅氧化层的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为氢氟酸溶液。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述核心区的伪栅电极层以及部分厚度的栅氧化层后，去除所述周边区的伪栅电极层之前，所述形成方法还包括：在所述第一开口中填充第二光刻胶层，所述第二光刻胶层覆盖剩余所述栅氧化层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述第一开口中填充第二光刻胶层的步骤包括：在所述第一开口中填充光刻胶材料，所述光刻胶材料还覆盖所述层间介质层顶部；
去除高于所述层间介质层顶部的光刻胶材料，所述第一开口中的剩余光刻胶材料作为所述第二光刻胶层。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，去除所述第一开口中的剩余栅氧化层之前，所述形成方法还包括：采用显影液去除所述第二光刻胶层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述核心区的伪栅结构后，去除所述周边区的伪栅电极层之前，所述形成方法还包括：采用氢氧化铵溶液对所述基底进行清洗工艺。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述基底包括衬底以及位于所述衬底上分立的鳍部；
在所述基底上形成伪栅结构的步骤中，所述伪栅结构横跨所述鳍部，且覆盖所述鳍部的部分侧壁表面和部分顶部表面；
形成所述高k栅介质层的步骤中，所述高k栅介质层横跨所述鳍部，且覆盖所述鳍部的部分侧壁表面和部分顶部表面。
16.一种如权利要求1至15任一项形成方法所形成的半导体结构。
CN201710230474.9A 2017-04-10 2017-04-10 半导体结构及其形成方法 Active CN108695254B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710230474.9A CN108695254B (zh) 2017-04-10 2017-04-10 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710230474.9A CN108695254B (zh) 2017-04-10 2017-04-10 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN108695254A CN108695254A (zh) 2018-10-23
CN108695254B true CN108695254B (zh) 2020-10-09

Family

ID=63842330

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710230474.9A Active CN108695254B (zh) 2017-04-10 2017-04-10 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN108695254B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108735670B (zh) * 2017-04-13 2021-06-04 中芯国际集成电路制造(北京)有限公司 一种半导体器件及其制造方法和电子装置
CN109037154B (zh) * 2017-06-09 2020-12-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN111769043B (zh) * 2019-04-02 2023-02-17 中芯国际集成电路制造(上海)有限公司 栅介质层的形成方法、半导体结构及其形成方法
CN111785687B (zh) * 2019-04-03 2024-01-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的形成方法及半导体器件
CN110379705A (zh) * 2019-07-24 2019-10-25 上海华力集成电路制造有限公司 第零层层间膜的制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102779743A (zh) * 2011-05-13 2012-11-14 台湾积体电路制造股份有限公司 集成半导体结构的制造方法
CN105280498A (zh) * 2014-07-22 2016-01-27 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104882379B (zh) * 2014-02-28 2019-02-01 中芯国际集成电路制造(上海)有限公司 一种FinFET器件及其制造方法
CN106486535A (zh) * 2015-09-01 2017-03-08 中芯国际集成电路制造(上海)有限公司 鳍片式双极型半导体器件及其制造方法
CN106684042B (zh) * 2015-11-05 2019-11-01 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102779743A (zh) * 2011-05-13 2012-11-14 台湾积体电路制造股份有限公司 集成半导体结构的制造方法
CN105280498A (zh) * 2014-07-22 2016-01-27 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Also Published As

Publication number Publication date
CN108695254A (zh) 2018-10-23

Similar Documents

Publication Publication Date Title
CN108695254B (zh) 半导体结构及其形成方法
US8980706B2 (en) Double treatment on hard mask for gate N/P patterning
CN107591362B (zh) 半导体结构及其形成方法
CN106952908B (zh) 半导体结构及其制造方法
CN106876335B (zh) 半导体结构的制造方法
CN110783193B (zh) 半导体结构及其形成方法
CN110718465B (zh) 半导体结构及其形成方法
CN108281477B (zh) 鳍式场效应管及其形成方法
CN107978514B (zh) 晶体管及其形成方法
CN109309088B (zh) 半导体结构及其形成方法
CN111106009A (zh) 半导体结构及其形成方法
CN108022881B (zh) 晶体管及其形成方法
CN110854194A (zh) 半导体结构及其形成方法
CN114068704B (zh) 半导体结构及其形成方法
CN113809011B (zh) 半导体结构及其形成方法
CN112397450B (zh) 半导体结构的形成方法
CN112670179B (zh) 半导体结构及其形成方法
CN107346740B (zh) 鳍式场效应管及其形成方法
CN109003976B (zh) 半导体结构及其形成方法
CN111755498A (zh) 半导体结构及其形成方法
CN111162043B (zh) 半导体结构及其形成方法
CN112151382A (zh) 半导体结构及其形成方法
CN106935550B (zh) 半导体结构及其制造方法
CN109309005B (zh) 半导体结构及其形成方法
CN113838806B (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant