CN109309005B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供衬底以及位于衬底上分立的鳍部，衬底包括周边区；在衬底上形成保护层，保护层至少露出鳍部顶部；形成保护层后，对鳍部进行氧等离子体处理；去除保护层；去除保护层后，形成横跨鳍部的栅氧化层，栅氧化层覆盖鳍部的部分侧壁和部分顶部表面。在氧等离子体处理的作用下，沿鳍部顶部指向底部的方向上，部分厚度的鳍部内掺杂有氧离子，因此使得栅氧化层在鳍部顶部的生长速率加快，从而鳍部顶部的栅氧化层厚度增加，相应降低周边器件的栅诱导漏极漏电流，进而改善周边器件的电学性能和可靠性。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，现有技术形成的半导体器件的电学性能有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底以及位于所述衬底上分立的鳍部，所述衬底包括周边区；在所述衬底上形成保护层，所述保护层至少露出所述鳍部顶部；形成所述保护层后，对所述鳍部进行氧等离子体处理；在所述氧等离子体处理后，去除所述保护层；去除所述保护层后，形成横跨所述鳍部的栅氧化层，所述栅氧化层覆盖所述鳍部的部分侧壁和部分顶部表面。
可选的，所述保护层还露出所述鳍部的部分侧壁。
可选的，露出于所述保护层的鳍部高度小于或等于
可选的，所述保护层为有机介质层、底部抗反射涂层、深紫外光吸收层或光刻胶层。
可选的，形成所述保护层的步骤包括：在所述衬底上形成保护材料层，所述保护材料层覆盖所述鳍部顶部；对所述保护材料层进行平坦化工艺或刻蚀工艺，去除部分厚度的所述保护材料层，剩余保护材料层作为所述保护层。
可选的，所述氧等离子体处理所采用的反应气体包括O2、O3和N2O中的一种或多种。
可选的，所述氧等离子体处理的参数包括：反应气体的流量为17000sccm至18000sccm，工艺压强为4托至10托，工艺温度为30摄氏度至300摄氏度，工艺时间为35秒至45秒。
可选的，所述保护层为有机介质层或底部抗反射涂层，所述氧等离子体处理的工艺温度小于100摄氏度。
可选的，对所述鳍部进行氧等离子体处理后，沿所述鳍部顶部指向底部的方向上，2nm至3nm厚度的所述鳍部内掺杂有氧离子。
可选的，形成所述栅氧化层的工艺为原位蒸汽生成氧化工艺。
可选的，所述鳍部顶部的栅氧化层厚度为28nm至50nm，被所述保护层所覆盖的鳍部侧壁的栅氧化层厚度为25nm至45nm。
可选的，形成所述栅氧化层后，还包括步骤：形成覆盖所述栅氧化层的高k栅介质层。
可选的，所述衬底还包括核心区；形成所述栅氧化层后，形成覆盖所述栅氧化层的高k栅介质层之前，还包括步骤：去除所述核心区的栅氧化层。
相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底包括周边区；位于所述衬底上分立的鳍部，至少所述鳍部顶部经历过氧等离子体处理；横跨所述周边区鳍部的栅氧化层，所述栅氧化层覆盖所述周边区鳍部的部分侧壁和部分顶部表面，所述鳍部顶部的栅氧化层厚度大于未经历过氧等离子体处理的鳍部侧壁的栅氧化层厚度。
可选的，所述鳍部顶部的栅氧化层厚度为28nm至50nm，未经历过氧等离子体处理的鳍部侧壁的栅氧化层厚度为25nm至45nm。
可选的，沿所述鳍部顶部指向底部的方向上，部分高度的所述鳍部侧壁上的栅氧化层厚度与所述鳍部顶部的栅氧化层厚度相同。
可选的，沿所述鳍部顶部指向底部的方向上，所述高度小于或等于
可选的，所述半导体结构还包括：覆盖所述栅氧化层的高k栅介质层。
可选的，所述衬底还包括核心区；所述高k栅介质层还横跨所述核心区的鳍部，且覆盖所述核心区鳍部的部分侧壁和部分顶部。
与现有技术相比，本发明的技术方案具有以下优点：
在衬底上形成保护层，所述保护层至少露出鳍部顶部，形成所述保护层后，对所述鳍部进行氧等离子体处理；在所述氧等离子体处理的作用下，沿所述鳍部顶部指向底部的方向上，部分厚度的所述鳍部内掺杂有氧离子，因此在后续形成栅氧化层时，使得所述栅氧化层在所述鳍部顶部的生长速率加快，从而使得形成于所述鳍部顶部的栅氧化层厚度增加，相应能够降低周边(I/O)器件的栅诱导漏极漏电流(Gated-induce Drain Leakage)，进而改善周边器件的电学性能和可靠性。
可选方案中，所述保护层还露出所述鳍部的部分侧壁，从而使得所述栅氧化层在部分鳍部侧壁以及所述鳍部顶部拐角处的生长速率也加快，因此还有利于增加部分鳍部侧壁的栅氧化层厚度以及所述鳍部顶部拐角处的栅氧化层厚度，进而有利于进一步降低栅诱导漏极漏电流；而且，所述鳍部顶部拐角处的栅氧化层厚度增加，还有利于减小所述顶部拐角处的电场强度，从而改善所形成器件的栅氧化层完整性(Gate Oxide Integrity，GOI)。
附图说明
图1至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知半导体器件的电学性能有待提高。分析其电学性能不良的原因在于：
随着集成电路特征尺寸持续减小，栅氧化层的厚度也在逐渐减薄，因此因栅氧化层减薄所引起的器件可靠性问题日益突出，例如会引起栅诱导漏极漏电流增加的问题。
其中，与核心(Core)器件相比，周边器件的漏极电源电压(Vdd)更大，因此周边器件的结漏电流(Junction Leakage)更大，相应的，周边器件的栅诱导漏极漏电流也更大。而且在形成栅氧化层时，由于鳍部顶部的栅氧化层厚度较小，进而导致周边器件的栅诱导漏极漏电流进一步增大。
目前，核心器件和周边器件所采用的源漏(S/D)和轻掺杂漏区(LDD)形成工艺相同，当调节工艺参数以降低周边器件的栅诱导漏极漏电流时，容易引起核心器件短沟道效应恶化的问题，从而导致降低周边器件的栅诱导漏极漏电流的工艺方法受到限制。
为了解决所述技术问题，本发明在衬底上形成保护层，所述保护层至少露出鳍部顶部，形成所述保护层后，对所述鳍部进行氧等离子体处理；在所述氧等离子体处理的作用下，沿所述鳍部顶部指向底部的方向上，部分厚度的所述鳍部内掺杂有氧离子，因此在后续形成栅氧化层时，使得所述栅氧化层在所述鳍部顶部的生长速率加快，从而使得形成于所述鳍部顶部的栅氧化层厚度增加，进而降低栅诱导漏极漏电流。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图12是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
参考图1，提供衬底100以及位于所述衬底100上分立的鳍部110，所述衬底100包括周边区II。
所述衬底100为后续形成半导体结构提供工艺操作平台，所述鳍部110用于提供所形成鳍式场效应晶体管的沟道。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
根据实际工艺需求，所述衬底100可用于形成阈值电压(Vt)不同的半导体器件，所述衬底100还可用于形成N型器件和P型器件中的一种或两种。
本实施例中，所述衬底100包括周边区II，所述周边区II用于形成周边器件，且所述周边区II可用于形成不同阈值电压的周边器件。
需要说明的是，所述衬底100还包括核心区I，所述核心区I用于形成核心器件，且所述核心区I可用于形成不同阈值电压的核心器件。
具体地，形成所述衬底100和鳍部110的步骤包括：提供初始基底；在所述初始基底表面形成图形化的鳍部掩膜层200；以所述鳍部掩膜层200为掩膜刻蚀所述初始基底，刻蚀后的剩余所述初始基底作为衬底100，位于所述衬底100上的凸起作为鳍部110。
本实施例中，形成所述衬底100和鳍部110后，保留位于所述鳍部110顶部的鳍部硬掩膜层200。所述鳍部硬掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述鳍部硬掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并起到保护所述鳍部110顶部的作用。
结合参考图2，还需要说明的是，形成所述衬底100和鳍部110后，还包括步骤：在所述衬底100上形成隔离结构101，所述隔离结构101覆盖所述鳍部110的部分侧壁，且所述隔离结构101顶部低于所述鳍部110顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件和相邻鳍部110起到隔离作用。
本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅等其他绝缘材料。
具体地，形成所述隔离结构101的步骤包括：在所述衬底100上形成隔离膜，所述隔离膜顶部高于所述鳍部掩膜层200(如图1所示)顶部；研磨去除高于所述鳍部掩膜层200顶部的隔离膜；去除所述鳍部掩膜层200；去除所述鳍部掩膜层200后，通过回刻的方式去除部分厚度的剩余隔离膜，形成隔离结构101。
参考图3，在所述衬底100上形成保护层210，所述保护层210至少露出所述鳍部110顶部。
通过使所述保护层210至少露出所述鳍部110，从而为后续对所述鳍部110进行氧等离子体处理提供工艺基础。
所述保护层210用于对不希望受到氧等离子体处理的部分鳍部110和所述衬底100起到保护作用，防止所述部分鳍部110和所述衬底100受到氧等离子体处理的影响。
所述保护层210填充于所述鳍部110之间，且后续完成所述氧等离子体处理后，还需去除所述保护层210，因此所述保护层210的材料为易于被去除的材料，且所述保护层210还为填充性能较好的材料；此外，所述保护层210与所述鳍部110以及隔离结构101之间具有较高的刻蚀选择比，从而防止后续去除保护层210的刻蚀工艺对所述鳍部110和隔离结构101造成刻蚀损耗。
为此，本实施例中，所述保护层210为有机介质层(Organic Dielectric Layer，ODL)。在其他实施例中，所述保护层还可以为底部抗反射涂层(Bottom Anti-ReflectiveCoating，BARC)、深紫外光吸收层(Deep UV Light Absorbing Oxide，DUO)或光刻胶层。
所述保护层210至少露出所述鳍部110顶部，从而在后续氧等离子体处理过程中，所采用的氧等离子体能够对所述鳍部110进行轰击。
本实施例中，所述保护层210还露出所述鳍部110的部分侧壁。在其他实施例中，所述保护层与所述鳍部顶部齐平。
通过使所述保护层210露出所述鳍部110的部分侧壁，有利于提高后续氧等离子体处理对所述鳍部110的处理效果，也就是说，使得所述鳍部110的部分侧壁也受到所述氧等离子体处理的影响。
需要说明的是，露出于所述保护层210的鳍部110高度H(如图3所示)不宜过大。如果露出于所述保护层210的鳍部110高度H过大，在后续的氧等离子体处理后，沿所述鳍部110顶部指向底部的方向上，过大厚度的鳍部110内掺杂有氧离子，由于后续步骤还包括形成栅氧化层，因此容易导致对鳍部110的氧化程度过大，从而导致所形成栅氧化层厚度过大、形成所述栅氧化层后剩余鳍部110相应过少，反而会对所形成器件的性能产生不良影响。为此，本实施例中，露出于所述保护层210的鳍部110高度H小于或等于
其中，当露出于所述保护层210的鳍部110高度H为0时，即为所述保护层210与所述鳍部110顶部齐平的情况。
本实施例中，所述衬底100上形成有隔离结构101，相应的，在所述隔离结构101上形成所述保护层210。
具体地，形成所述保护层210的步骤包括：在所述隔离结构101上形成保护材料层，所述保护材料层覆盖所述鳍部110顶部；对所述保护材料层进行平坦化工艺或刻蚀工艺，去除部分厚度的所述保护材料层，剩余保护材料层作为所述保护层210。
本实施例中，所形成保护层210的顶部为平坦面，从而提高所露出鳍部110高度H的均一性。
本实施例中，采用等离子体干法刻蚀工艺回刻(Etch Back)部分厚度的所述保护材料层。所述保护层210为有机介质层，相应的，所述等离子体干法刻蚀工艺所采用的刻蚀气体为N2或H2。其中，对所述保护材料层的刻蚀量，根据平坦化处理后剩余保护材料层的厚度以及所露出鳍部110的高度H而定。
在其他实施例中，当采用平坦化工艺去除部分厚度的所述保护材料层时，所述平坦化工艺为化学机械研磨工艺。
参考图4，形成所述保护层210后，对所述鳍部110进行氧等离子体(O Plasma)处理115。
在所述氧等离子体处理115的作用下，沿所述鳍部110顶部指向底部的方向上，部分厚度的所述鳍部110内掺杂有氧离子，因此，当后续形成栅氧化层时，所述栅氧化层在所述鳍部110顶部的生长速率加快，从而使得形成于所述鳍部110顶部的栅氧化层厚度增加，相应能够降低周边器件的栅诱导漏极漏电流，进而改善周边器件的电学性能和可靠性性能。
因此，本实施例中，所述氧等离子体处理115所采用的反应气体包括O2、O3和N2O中的一种或多种。
具体地，将所述反应气体电离形成氧等离子体，所述氧等离子体对所述保护层210露出的鳍部110进行轰击。
本实施例中，采用无掩膜的方式进行所述氧等离子体处理115，也就是说，在对所述周边区II的鳍部110进行所述氧等离子体处理115的同时，还对所述核心区I的鳍部110进行所述氧等离子体处理115。
需要说明的是，若所述氧等离子体处理115不够充分，则容易导致过小厚度的所述鳍部110内掺杂有氧离子，相应的，后续形成栅氧化层时，难以增加栅氧化层在所述鳍部110顶部的生长速率，从而导致形成于所述鳍部110顶部的栅氧化层厚度过小，进而导致降低周边器件的栅诱导漏极漏电流的效果变差；若所述氧等离子体处理115过度，则过大厚度的所述鳍部110受到所述氧等离子体处理115的影响，容易出现所形成栅氧化层厚度过大的问题，反而容易降低所形成器件的性能。因此，需合理设定所述氧等离子体处理115的工艺参数，以保证较佳的处理效果。
所述反应气体的流量不宜过小，也不宜过大。如果所述反应气体的流量过小，则容易出现所形成氧等离子体不足的问题，从而导致所述氧等离子体处理115对所述鳍部110的处理效果较差，相应的，后续形成栅氧化层后，形成于鳍部110顶部上的栅氧化层厚度增加不明显，则不利于降低周边器件的栅诱导漏极漏电流；如果所述反应气体的流量过大，则会造成不必要的浪费，且可能造成所述氧等离子体处理115的工艺压强不稳定，增加工艺风险。为此，本实施例中，反应气体的流量为17000sccm至18000sccm，以提高所述氧等离子体处理115的稳定性。
所述氧等离子体处理115的工艺压强不宜过小，也不宜过大。如果工艺压强过小，则容易降低工艺效率；如果工艺压强过大，则容易导致所述氧等离子体处理115的稳定性较差。为此，本实施例中，工艺压强为4托至10托。
所述氧等离子体处理115的工艺温度不宜过低，也不宜过高。所述氧等离子体处理115的工艺温度越高，所述氧等离子体处理115的处理效果越好，如果工艺温度过低，则难以持续地产生氧等离子体，相应容易导致所述氧等离子体处理115的处理效果变差；如果工艺温度过高，容易对已形成结构或掺杂区造成不良影响，且容易导致所述保护层210被氧化。为此，本实施例中，工艺温度为30摄氏度至300摄氏度。
其中，当所述保护层210为有机介质层或底部抗反射涂层时，所述氧等离子体处理115的工艺温度小于100摄氏度，从而防止所述保护层210被氧化。
所述氧等离子体处理115的工艺时间不宜过短，也不宜过长。如果工艺时间过短，容易导致所述氧等离子体处理115不够充分，难以达到所需的工艺效果；如果工艺时间过长，反而会降低工艺效率，浪费工艺成本。为此，本实施例中，工艺时间为35秒至45秒。
本实施例中，对所述鳍部110进行氧等离子体处理115后，沿所述鳍部110顶部指向底部的方向上，2nm至3nm厚度的所述鳍部110内掺杂有氧离子。
需要说明的是，在所述氧等离子体处理115的过程中，氧离子与所述鳍部110的材料发生轻微反应，因此，在所述氧等离子体处理115后，在所露出的鳍部110表面形成氧化薄膜111(如图4所示)，但所述氧化薄膜111厚度较小。本实施例中，所述氧化薄膜111的厚度小于1nm。
所述氧化薄膜111为后续形成栅氧化层提供工艺基础，即后续形成所述栅氧化层的工艺过程中，所述氧化薄膜111转化为所述栅氧化层。
在其他实施例中，还可以不形成所述氧化薄膜。
参考图5，在所述氧等离子体处理115(如图4所示)后，去除所述保护层210(如图4所示)。
去除所述保护层210，以露出所述鳍部110，从而为后续形成栅氧化层提供工艺基础。
本实施例中，采用等离子体干法刻蚀工艺去除所述保护层210。所述保护层210为有机介质层，所述等离子体干法刻蚀工艺所采用的刻蚀气体相应包括N2和H2。
结合参考图6和图7，去除所述保护210(如图4所示)后，形成横跨所述鳍部110的栅氧化层310(如图7所示)，所述栅氧化层310覆盖所述鳍部110的部分侧壁和部分顶部表面。
所述栅氧化层310用于构成周边器件的栅介质层。
本实施例中，形成所述栅氧化层310的工艺为原位蒸汽生成(In-situ StreamGeneration，ISSG)氧化工艺。原位蒸汽生成氧化工艺的工艺温度较高，从而有利于减小所述鳍部110的表面态密度，进而提高所述栅氧化层310的形成质量。
具体地，所述原位蒸汽生成氧化工艺的参数包括：反应气体包括O2和H2，O2流量为1sccm至30sccm，H2流量为1.5sccm至15sccm，工艺温度为700℃至1200℃。
本实施例中，所述原位蒸汽生成氧化工艺仅对硅材料产生反应，因此通过所述原位蒸汽生成氧化工艺，在所述鳍部110表面形成氧化材料层315(如图6所示)。所述氧化材料层315横跨所述鳍部110，且覆盖所述鳍部110的顶部表面和侧壁表面。
所述氧化材料层315经后续的刻蚀工艺后，形成所述栅氧化层310。其中，所述栅氧化层310的厚度根据实际工艺需求而定。
具体地，所述氧化材料层315的材料为氧化硅，所述栅氧化层310的材料相应为氧化硅。
需要说明的是，在所述原位蒸汽生成氧化工艺过程中，所述氧化薄膜111的材料也一同转化为氧化硅，成为所述氧化材料层315的一部分。
通常情况下，鳍部顶部和侧壁的栅氧化层厚度相等，且所述栅氧化层厚度较小，因此所形成周边器件的栅诱导漏极漏电流较大；本实施例中，沿所述鳍部110部顶部指向底部的方向上，部分厚度的所述鳍部110内掺杂有氧离子，因此与未进行氧等离子体处理的方案相比，所述氧化材料层315在所述鳍部110顶部的生长速率加快，从而使得形成于所述鳍部110顶部的氧化材料层315厚度增加，相应能够降低栅诱导漏极漏电流，进而改善周边器件的电学性能和可靠性。
本实施例中，与被所述保护层210所覆盖的鳍部110侧壁相比，所述氧化材料层315在所述鳍部110顶部的生长速率更快，因此形成于所述鳍部110顶部的氧化材料层315厚度更大。
所述鳍部110顶部的氧化材料层315厚度不宜过小，也不宜过大。如果所述鳍部110顶部的氧化材料层315厚度过小，则降低栅诱导漏极漏电流的效果较差；如果所述鳍部110顶部的氧化材料层315厚度过大，由于所述鳍部110顶部和鳍部110侧壁的氧化材料层315在同一工艺中形成，相应容易导致所述鳍部110侧壁的氧化材料层315厚度也过大，从而导致所述氧化材料层315的平均厚度过大，而且，所述氧化材料层315通过消耗所述鳍部110所形成，还导致所述鳍部110的宽度过小，反而容易降低所形成器件的性能。
为此，本实施例中，所述鳍部110顶部的氧化材料层315厚度为28nm至50nm，被所述保护层210所覆盖的鳍部110侧壁的氧化材料层315厚度为25nm至45nm。也就是说，所述鳍部110顶部的栅氧化层310厚度为28nm至50nm，被所述保护层210所覆盖的鳍部110侧壁的栅氧化层310厚度为25nm至45nm。
需要说明的是，所述保护层210还露出所述鳍部110的部分侧壁，从而提高所述氧等离子处理115(如图4所示)对所述鳍部110的处理效果；相应的，使得所述氧化材料层315在露出于所述保护层210的鳍部110侧壁以及所述鳍部110顶部拐角处的生长速率也加快，因此还有利于增加露出于所述保护层210的鳍部110侧壁的氧化材料层315厚度以及所述鳍部110顶部拐角处的氧化材料层315厚度，进而有利于进一步降低栅诱导漏极漏电流；而且，所述鳍部110顶部拐角处的氧化材料层315厚度增加，还有利于减小所述顶部拐角处的电场强度，从而改善所形成器件的栅氧化层完整性。
在其他实施例中，当所述保护层仅露出所述鳍部顶部时，所述鳍部侧壁上的栅氧化层厚度均相等，且所述鳍部顶部的栅氧化层厚度大于所述鳍部侧壁的栅氧化层厚度。
还需要说明的是，所述核心区I的鳍部110也受到所述氧等离子体处理115(如图4所示)的影响，因此在形成所述氧化材料层315时，所述核心区I鳍部110顶部拐角处的氧化材料层315生长速率也加快，相应的，在形成所述氧化材料层315后，还能够使所述核心区I的鳍部110实现尖角圆化(Corner Rounding)的效果，从而避免所述核心区I鳍部110的顶角尖端放电问题，进而有利于改善所形成核心器件的电学性能和可靠性。
本实施例中，形成所述氧化材料层315后，还包括步骤：在所述氧化材料层315上形成伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层220(如图7所示)；以所述栅极掩膜层220为掩膜，刻蚀所述伪栅材料层，露出所述氧化材料层315(如图6所示)，形成位于所述氧化材料层315上的伪栅层320(如图7所示)，所述伪栅层320横跨所述鳍部110且位于所述鳍部110部分顶部和部分侧壁上。
所述伪栅层320为后续形成栅极结构占据空间位置。
所述伪栅层320的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述伪栅层320的材料为多晶硅。
本实施例中，所述伪栅层320横跨所述周边区II和核心区I，因此所述伪栅层320还覆盖部分所述隔离结构101。在其他实施例中，所述周边区和核心区的伪栅层还可以为分立的。
形成所述伪栅层320后，保留位于所述伪栅层320顶部上的栅极掩膜层220。所述栅极掩膜层220的材料为氮化硅，所述栅极掩膜层220在后续工艺过程中用于对所述伪栅层320顶部起到保护作用。在其他实施例中，所述栅极掩膜层的材料还可以为氮氧化硅、碳化硅或氮化硼。
相应的，形成所述栅氧化层310的步骤包括：去除所述伪栅层320露出的氧化材料层315，露出所述鳍部110的表面，被所述伪栅层320覆盖的剩余氧化材料层315作为栅氧化层310(如图7所示)，所述栅氧化层310横跨所述鳍部110且覆盖所述鳍部110部分顶部和部分侧壁的表面。
结合参考图8和图9，还需要说明的是，形成所述伪栅层320和栅氧化层310后，还包括步骤：在所述伪栅层320两侧的鳍部110内形成源漏掺杂区(图未示)；形成所述源漏掺杂区后，在所述隔离结构101上形成层间介质层102(如图8所示)，所述层间介质层102露出所述伪栅层320顶部；去除所述伪栅层320，在所述层间介质层102内形成露出所述栅氧化层310的栅极开口112(如图9所示)。
所述源漏掺杂区用于作为后续所形成器件的源区(Source)或漏区(Drain)。
其中，当所形成的器件为N型器件时，则所述源漏掺杂区的掺杂离子为N型离子，所述N型离子包括P、As和Sb中的一种或多种；当所形成的器件为P型器件时，则所述源漏掺杂区的掺杂离子为P型离子，所述P型离子包括B、Ga和In中的一种或多种。
所述层间介质层102用于实现相邻半导体结构之间的电隔离。
所述层间介质层102的材料为绝缘材料。本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成所述层间介质层102的步骤包括：在所述隔离结构101上形成层间介质膜，所述层间介质膜还覆盖所述伪栅层320顶部；研磨去除高于所述伪栅层320顶部的层间介质膜，露出所述伪栅层320顶部，剩余层间介质膜作为所述层间介质层102。
需要说明的是，所述伪栅层320顶部形成有栅极掩膜层220(如图7所示)，因此在研磨去除高于所述伪栅层320顶部的层间介质膜的过程中，还研磨去除所述栅极掩膜层220，即所形成的层间介质层102顶部与所述伪栅层320顶部齐平。
本实施例中，所述栅极开口112为后续形成栅极结构提供空间位置。
需要说明的是，本实施例中，所述衬底100还包括用于形成核心器件的核心区I。
核心器件的工作电压比周边器件的工作电压小，为了防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，也就是说，所形成核心器件的栅介质层厚度小于周边器件的栅介质层厚度。
为此，结合参考图10，形成所述栅氧化层310后，还包括步骤：去除所述核心区I的栅氧化层310。
通过去除所述核心区I的栅氧化层310，从而使后续所形成核心器件的栅介质层厚度小于周边器件的栅介质层厚度。
具体地，去除所述核心区I的栅氧化层310的步骤包括：在所述周边区II的隔离结构101上形成图形层230，所述图形层230覆盖所述周边区II的栅氧化层310；以所述图形层230为掩膜，刻蚀去除所述核心区I的栅氧化层310，露出所述核心区I的鳍部110。
本实施例中，所述图形层230的材料为光刻胶，去除所述核心区I的栅氧化层310后，采用灰化(Asher)和湿法去胶(Wet Strip)相结合的工艺或采用湿法刻蚀工艺去除所述图形层230，其中，所述湿法刻蚀工艺所采用的刻蚀溶液为硫酸和双氧水的混合溶液(即SPM溶液)。
结合参考图11和图12，去除所述核心区I的栅氧化层310后，在所述栅极开口112的底部和侧壁上形成高k栅介质层320(如图12所示)。
所述高k栅介质层320用于构成所述形成核心器件和周边器件的栅介质层。
所述高k栅介质层320横跨所述鳍部110，且覆盖所述栅极开口112露出的核心区I鳍部110顶部和侧壁、以及周边区II的栅氧化层310，还覆盖所述栅极开口112露出的隔离结构101。
所述高k栅介质层320的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述高k栅介质层320的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、或Al2O3等。
形成所述高k栅介质层320的工艺可以为化学气相沉积、物理气相沉积或原子层沉积工艺。本实施例中，采用原子层沉积工艺形成所述高k栅介质层320，所述高k栅介质层320还形成于所述层间介质层102顶部。
需要说明的是，去除所述核心区I的栅氧化层310后，形成所述高k栅介质层320之前，还包括步骤：在所述栅极开口112露出的核心区I鳍部110表面形成界面层(IL，Interfacial Layer)315(如图11所示)。
所述界面层315用于为形成所述高k栅介质层320提供良好的界面基础，从而提高所述高k栅介质层320的形成质量，减小所述高k栅介质层320与所述鳍部110之间的界面态密度，且避免所述高k栅介质层320与所述鳍部110直接接触造成的不良影响。
本实施例中，所述界面层315为所述鳍部110经氧化转化而成，所述鳍部110的材料为硅，所述界面层315的材料相应为氧化硅。
所述核心区I的界面层315和高k栅介质层320用于构成所形成核心器件的栅介质层，所述周边区II的栅氧化层310和高k栅介质层320用于构成所形成周边器件的栅介质层，所述栅介质层用于实现后续所形成栅电极层与器件沟道之间的电隔离。
还需要说明的是，后续步骤还包括：在形成有所述高k栅介质层320的栅极开口112中形成栅电极层。
相应的，本发明还提供一种半导体结构。继续参考图12，示出了本发明半导体结构一实施例的结构示意图。所述半导体结构包括：
衬底100，所述衬底100包括周边区II；位于所述衬底100上分立的鳍部110，至少所述鳍部110顶部经历过氧等离子体处理；横跨所述周边区II鳍部110的栅氧化层310，所述栅氧化层310覆盖所述周边区II鳍部110的部分侧壁和部分顶部表面，所述鳍部110顶部的栅氧化层310厚度大于未经历过氧等离子体处理的鳍部110侧壁的栅氧化层310厚度。
所述衬底100为半导体结构的形成提供工艺操作平台，所述鳍部110用于提供鳍式场效应晶体管的沟道。
根据实际工艺需求，所述衬底100形成有阈值电压(Vt)不同的半导体器件，所述衬底100还形成有N型器件和P型器件中的一种或两种。
本实施例中，所述衬底100包括周边区II，位于所述周边区II的器件为周边器件，且所述周边区II可形成有不同阈值电压的周边器件。
需要说明的是，所述衬底100还包括核心区I，位于所述核心区I的器件为核心器件，且所述核心区I可形成有不同阈值电压的核心器件。
对所述衬底100和鳍部110的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
需要说明的是，所述半导体结构还包括：位于所述衬底100上的隔离结构101，所述隔离结构101覆盖所述鳍部110的部分侧壁，且所述隔离结构101顶部低于所述鳍部110顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件和相邻鳍部110起到隔离作用。
本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅等其他绝缘材料。
所述栅氧化层310用于构成周边器件的栅介质层。
本实施例中，所述栅氧化层310的材料为氧化硅。其中，所述栅氧化层310的厚度根据实际工艺需求而定。
通常情况下，鳍部顶部和侧壁的栅氧化层厚度相等，且所述栅氧化层厚度较小，因此所形成周边器件的栅诱导漏极漏电流较大，为此，本实施例中，，至少所述鳍部110顶部经历过氧等离子体处理；与未经历过氧等离子体处理的鳍部侧壁相比，所述栅氧化层310在所述鳍部110顶部的生长速率更快，所以所述鳍部110顶部的栅氧化层310厚度大于未经历过氧等离子体处理的鳍部110侧壁的栅氧化层310厚度，即增加了所述鳍部110顶部的栅氧化层310厚度，从而降低了周边器件的栅诱导漏极漏电流，进而改善周边器件的电学性能和可靠性。
同时，由于未经历过氧等离子体处理的鳍部110侧壁的栅氧化层310仍旧保持较小厚度，因此避免所述栅氧化层310的平均厚度过大的问题，从而避免对器件的性能造成不良影响。
所述鳍部110顶部的栅氧化层310厚度不宜过小，也不宜过大。如果所述鳍部110顶部的栅氧化层310厚度过小，则降低栅诱导漏极漏电流的效果较差；如果所述鳍部110顶部的栅氧化层310厚度过大，由于所述鳍部110顶部和鳍部110侧壁的栅氧化层310在同一工艺中形成的，相应容易导致所述鳍部110侧壁的栅氧化层310厚度也过大，从而导致所述栅氧化层310的平均厚度过大，而且，所述栅氧化层310通过消耗所述鳍部110所形成，还导致所述鳍部110的宽度过小，反而容易降低所形成器件的性能。
为此，本实施例中，所述鳍部110顶部的栅氧化层310厚度为28nm至50nm，未经历过氧等离子体处理的鳍部110侧壁的栅氧化层310厚度为25nm至45nm。
需要说明的是，本实施例中，沿所述鳍部110顶部指向底部的方向上，部分高度(未标示)的鳍部110侧壁上的栅氧化层310厚度与所述鳍部110顶部的栅氧化层310厚度相同，也就是说，部分高度的鳍部110的侧壁也经历过氧等离子体处理。
相应的，所述鳍部110顶部拐角处的栅氧化层310厚度也相应较大，从而有利于进一步降低栅诱导漏极漏电流；而且，所述鳍部110顶部拐角处的栅氧化层310厚度增加，还有利于减小所述顶部拐角处的电场强度，从而改善所述周边器件的栅氧化层完整性。
其中，为了避免所述栅氧化层310的平均厚度过大的问题，沿所述鳍部110顶部指向底部的方向上，所述高度小于或等于
在其他实施例中，当所述高度为0时，即表征仅所述鳍部顶部的栅氧化层厚度较大的情况，相应的，所述鳍部侧壁上的栅氧化层厚度均相等，且所述鳍部顶部的栅氧化层厚度大于所述鳍部侧壁的栅氧化层厚度。
还需要说明的是，在半导体结构的形成工艺过程中，通常在周边区鳍部表面形成栅氧化层时，还在核心区鳍部表面形成栅氧化层；在形成高k栅介质层之前，还会去除所述栅氧化层；本实施例中，由于所述鳍部110顶部拐角处的栅氧化层310厚度也相应较大，因此还能够使所述核心区I的鳍部110实现尖角圆化的效果，从而避免所述核心区I鳍部110的顶角尖端放电问题，进而有利于改善所形成核心器件的电学性能和可靠性。
此外，所述半导体结构还包括：覆盖所述栅氧化层310的高k栅介质层320。
所述高k栅介质层320的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述高k栅介质层320的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、或Al2O3等。
所述衬底100还包括核心区I，因此所述高k栅介质层320还横跨所述核心区I的鳍部110，且覆盖所述核心区I鳍部110的部分侧壁和部分顶部。
本实施例中，所述高k栅介质层320与所述核心区I鳍部110之间还具有界面层315。
所述界面层315用于为形成所述高k栅介质层320提供良好的界面基础，从而提高所述高k栅介质层320的形成质量，减小所述高k栅介质层320与所述鳍部110之间的界面态密度，且避免所述高k栅介质层320与所述鳍部110直接接触造成的不良影响。
本实施例中，所述界面层315的材料相应为氧化硅。
其中，所述核心区I的界面层315和高k栅介质层320用于构成所形成核心器件的栅介质层，所述周边区II的栅氧化层310和高k栅介质层320用于构成所形成周边器件的栅介质层，所述栅介质层用于实现所述半导体结构的栅电极层与器件沟道之间的电隔离。
此外，所述半导体结构还包括：位于所述隔离结构101上的层间介质层102，所述层间介质层102内具有露出所述高k栅介质层320的栅极开口112。
所述层间介质层102用于实现相邻半导体结构之间的电隔离。
所述层间介质层102的材料为绝缘材料。本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
相应的，本实施例中，所述高k栅介质层320还位于所述栅极开口112底部的隔离结构101上，且还位于所述栅极开口112的侧壁上以及所述层间介质层102顶部。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (9)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底以及位于所述衬底上分立的鳍部，所述衬底包括周边区；
在所述衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部低于所述鳍部的顶部；
在所述隔离结构上形成保护层，所述保护层至少露出所述鳍部顶部；所述保护层为有机介质层、底部抗反射涂层、深紫外光吸收层或光刻胶层；所述保护层与所述鳍部顶部齐平；
形成所述保护层后，对所述鳍部进行氧等离子体处理，以增加鳍部顶部的栅氧化层的厚度；
在所述氧等离子体处理后，去除所述保护层；
去除所述保护层后，形成横跨所述鳍部的栅氧化层，所述栅氧化层覆盖所述鳍部的部分侧壁和部分顶部表面；所述鳍部顶部的栅氧化层厚度大于未经历过氧等离子体处理的鳍部侧壁的栅氧化层厚度；
所述氧等离子体处理所采用的反应气体包括O3。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：
在所述衬底上形成保护材料层，所述保护材料层覆盖所述鳍部顶部；
对所述保护材料层进行平坦化工艺或刻蚀工艺，去除部分厚度的所述保护材料层，剩余保护材料层作为所述保护层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述氧等离子体处理的参数包括：反应气体的流量为17000sccm至18000sccm，工艺压强为4托至10托，工艺温度为30摄氏度至300摄氏度，工艺时间为35秒至45秒。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述保护层为有机介质层或底部抗反射涂层，所述氧等离子体处理的工艺温度小于100摄氏度。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述鳍部进行氧等离子体处理后，沿所述鳍部顶部指向底部的方向上，2nm至3nm厚度的所述鳍部内掺杂有氧离子。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅氧化层的工艺为原位蒸汽生成氧化工艺。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述鳍部顶部的栅氧化层厚度为28nm至50nm，被所述保护层所覆盖的鳍部侧壁的栅氧化层厚度为25nm至45nm。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅氧化层后，还包括步骤：形成覆盖所述栅氧化层的高k栅介质层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述衬底还包括核心区；
形成所述栅氧化层后，形成覆盖所述栅氧化层的高k栅介质层之前，还包括步骤：去除所述核心区的栅氧化层。
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