CN106935550B - 半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构及其制造方法，所述方法包括：形成包括第一区域和第二区域的衬底；在第一区域形成第一伪栅结构，包括第一伪栅氧化层和第一伪栅电极层，在第二区域形成第二伪栅结构，包括第二伪栅氧化层和第二伪栅电极层；在衬底表面形成介质层；去除第一伪栅电极层并在介质层内形成第一开口；在第一开口侧壁形成侧壁保护层；去除第一伪栅氧化层后在第一开口底部形成第一栅氧化层；去除第二伪栅结构；分别在第一区域、第二区域形成第一栅极结构和第二栅极结构。本发明通过形成侧壁保护层，防止第一开口侧壁的材料层因形成第一栅氧化层的氧化工艺而被氧化，从而提高第一栅极结构的质量，进而提高半导体器件的电学性能。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
鳍式场效应管按照功能区分主要分为核心(Core)器件和周边(I/O)器件(或称为输入/输出器件)。按照鳍式场效应管的电性类型区分，核心器件可分为核心NMOS器件和核心PMOS器件，周边器件可分为周边NMOS器件和周边PMOS器件。
通常情况下，周边器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，周边器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。
但是，现有技术形成的半导体器件的电学性能较差。
发明内容
本发明解决的问题是提供一种半导体结构及其制造方法，提高半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的制造方法。包括如下步骤：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括第一伪栅氧化层和第一伪栅电极层，所述第二伪栅结构包括第二伪栅氧化层和第二伪栅电极层；在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，暴露出所述第一伪栅氧化层表面并在所述介质层内形成第一开口；在所述第一开口侧壁形成侧壁保护层；形成所述侧壁保护层之后，去除所述第一开口底部的第一伪栅氧化层；在所述第一开口底部的第一鳍部表面形成第一栅氧化层；在形成所述第一栅氧化层之后，去除所述第二伪栅结构，暴露出所述第二鳍部的部分表面并在所述介质层内形成第二开口；在所述第一栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层，位于所述第一开口中的第一栅氧化层、栅介质层和金属层构成第一栅极结构，位于所述第二开口中的栅介质层和金属层构成第二栅极结构。
可选的，所述第一伪栅氧化层和第二伪栅氧化层的材料为氧化硅。
可选的，形成所述第一伪栅氧化层和第二伪栅氧化层的工艺为原子层沉积工艺。
可选的，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为5次至50次。
可选的，所述侧壁保护层的材料为氮化硅。
可选的，形成所述侧壁保护层的步骤包括：在所述第一伪栅氧化层表面、第一开口侧壁、第二伪栅电极层顶部表面形成侧壁保护膜，所述侧保护膜还覆盖所述介质层顶部表面；采用无掩膜刻蚀工艺刻蚀去除所述介质层顶部表面、第一伪栅氧化层表面和第二伪栅电极层顶部表面的侧壁保护膜，在所述第一开口侧壁形成侧壁保护层。
可选的，形成所述侧壁保护膜的工艺为原子层沉积工艺。
可选的，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为SiH2Cl2和NH3，SiH2Cl2的气体流量为1500每分钟标准毫升至4000每分钟标准毫升，NH3的气体流量为1500每分钟标准毫升至4000每分钟标准毫升，工艺温度为400摄氏度至600摄氏度，压强为1毫托至10毫托，沉积次数为30次至100次。
可选的，刻蚀去除所述介质层顶部表面、第一伪栅氧化层表面和第二伪栅电极层顶部表面的侧壁保护膜的工艺为等离子干法刻蚀工艺。
可选的，所述第一栅氧化层的材料为氧化硅。
可选的，形成所述第一栅氧化层的工艺为氧化工艺。
可选的，形成所述第一栅氧化层的工艺为原位蒸汽生成氧化工艺。
可选的，所述原位蒸汽生成氧化工艺的工艺参数包括：提供O2和H2，O2流量为1sccm至30sccm，H2流量为1.5sccm至15sccm，腔室温度为700摄氏度至1200摄氏度。
可选的，去除所述第二伪栅结构的步骤包括：在所述半导体基底表面形成深紫外光吸收氧化层，所述深紫外光吸收氧化层覆盖所述第一栅氧化层表面和第一鳍部表面并暴露出所述第二伪栅电极层表面；以所述深紫外光吸收氧化层为掩膜，依次刻蚀去除所述第二伪栅电极层和第二伪栅氧化层直至暴露出所述第二鳍部表面；去除所述深紫外光吸收氧化层。
相应的，本发明还提供一种半导体结构，包括：半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；栅极结构，包括位于所述第一鳍部上的第一栅极结构，以及位于所述第二鳍部上的第二栅极结构；侧壁保护层，位于所述第一栅极结构的侧壁表面；源、漏区，包括位于第一栅极结构两侧的第一区域源、漏区，以及位于所述第二栅极结构两侧的第二区域源、漏区；介质层，覆盖所述第一栅极结构和第二栅极结构的侧壁表面且与所述第一栅极结构和第二栅极结构齐平。
可选的，所述侧壁保护层的材料为氮化硅。
与现有技术相比，本发明的技术方案具有以下优点：本发明在去除所述第一伪栅氧化层后，在所述第一开口侧壁形成侧壁保护层，然后在所述第一鳍部表面形成第一栅氧化层，由于所述第一栅氧化层未经过刻蚀工艺，避免了刻蚀工艺对所述第一栅氧化层造成损伤，因此所述第一栅氧化层具有良好的膜层质量，所述第一栅氧化层作为第一区域器件的栅介质层的一部分；此外，本发明在去除所述第一伪栅氧化层后，在所述第一鳍部表面形成第一栅氧化层之前，在所述第一开口侧壁形成侧壁保护层，用于在后续形成第一栅氧化层的氧化工艺过程中保护第一开口侧壁，防止所述第一开口侧壁的材料层因所述氧化工艺而被氧化，从而提高了第一区域第一栅极结构的质量，进而使形成的半导体器件的电学性能得到提高。
附图说明
图1至图5是现有技术半导体结构的制造方法各步骤对应的结构示意图；
图6至图19是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
具体实施方式
现有技术的半导体器件的电性能较差，结合半导体结构制造方法分析其原因。参考图1至图5，示出了现有技术半导体结构的制造方法各步骤对应的结构示意图。所述半导体结构的制造方法包括以下步骤：
参考图1，形成半导体基底，所述半导体基底包括衬底100、凸出于所述衬底100的鳍部；所述衬底100包括第一区域Ⅰ和第二区域Ⅱ，凸出于所述第一区域Ⅰ衬底100的鳍部为第一鳍部110，凸出于所述第二区域Ⅱ衬底100的鳍部为第二鳍部120。所述第一区域Ⅰ用于形成周边器件，所述第二区域Ⅱ用于形成核心器件。
具体地，所述半导体基底还包括位于所述第一区域Ⅰ的第一伪栅结构(未标示)、位于所述第二区域Ⅱ的第二伪栅结构(未标示)、位于所述第一伪栅结构两侧的第一区域源、漏区113以及位于所述第二伪栅结构两侧的第二区域源、漏区123。其中，所述第一伪栅结构包括位于所述第一鳍部110表面的栅氧化层111和位于所述栅氧化层111表面的第一伪栅电极层112，所述第二伪栅结构包括位于所述第二鳍部120表面的伪栅氧化层121和位于所述伪栅氧化层121表面的第二伪栅电极层122。所述半导体基底还包括覆盖所述第一伪栅结构和第二伪栅结构的介质层130。
参考图2，刻蚀去除所述第一伪栅电极层112(如图1所示)，暴露出部分所述栅氧化层111表面并在所述介质层130内形成第一开口200；去除所述第二伪栅电极层122(如图1所示)，暴露出部分所述伪栅氧化层121表面并在所述介质层130内形成第二开口210。
参考图3，形成覆盖所述第一区域Ⅰ的第一图形层300，以所述第一图形层300为掩膜，刻蚀去除所述第二开口210底部的伪栅氧化层121(如图2所示)；刻蚀去除所述伪栅氧化层121后，去除所述第一图形层300。
参考图4，在所述第一开口200的底部和侧壁、在所述第二开口210的底部和侧壁形成栅介质层150，所述栅介质层150还覆盖所述介质层130表面。
结合参考图5，在所述第一开口200和第二开口210内填充满金属形成金属层140，分别形成第一栅极结构116和第二栅极结构126。
所述第一区域Ⅰ用于形成周边器件，现有技术将所述栅氧化层111作为所述第一区域Ⅰ的第一栅极结构的一部分，然而形成所述第一伪栅结构(未标示)的刻蚀工艺容易对所述栅氧化层111造成损伤，从而影响所述第一栅极结构的形成质量，且损伤区域接近周边器件的沟道边缘区，进而降低半导体器件的电学性能。
为了解决所述技术问题，本发明提供一种半导体器件的制造方法，包括：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括第一伪栅氧化层和第一伪栅电极层，所述第二伪栅结构包括第二伪栅氧化层和第二伪栅电极层；在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，暴露出所述第一伪栅氧化层表面并在所述介质层内形成第一开口；在所述第一开口侧壁形成侧壁保护层；形成所述侧壁保护层之后，去除所述第一开口底部的第一伪栅氧化层；在所述第一开口底部的第一鳍部表面形成第一栅氧化层；在形成所述第一栅氧化层之后，去除所述第二伪栅结构，暴露出所述第二鳍部的部分表面并在所述介质层内形成第二开口；在所述第一栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层，位于所述第一开口中的第一栅氧化层、栅介质层和金属层构成第一栅极结构，位于所述第二开口中的栅介质层和金属层构成第二栅极结构。
本发明在去除所述第一伪栅氧化层后，在所述第一开口侧壁形成侧壁保护层，然后在所述第一鳍部表面形成第一栅氧化层，由于所述第一栅氧化层未经过刻蚀工艺，避免了刻蚀工艺对所述第一栅氧化层造成损伤，因此所述第一栅氧化层具有良好的膜层质量，所述第一栅氧化层作为第一区域器件的栅介质层的一部分；此外，本发明在去除所述第一伪栅氧化层后，在所述第一鳍部表面形成第一栅氧化层之前，在所述第一开口侧壁形成侧壁保护层，用于在后续形成第一栅氧化层的氧化工艺过程中保护第一开口侧壁，防止所述第一开口侧壁的材料层因所述氧化工艺而被氧化，从而提高了第一区域第一栅极结构的质量，进而使形成的半导体器件的电学性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图19是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
结合参考图6和图7，图7是图6沿AA1方向的剖面结构示意图，形成半导体基底，所述半导体基底包括衬底400、凸出于所述衬底400的鳍部，所述衬底400包括第一区域Ⅰ(如图7所示)和第二区域Ⅱ(如图7所示)，凸出于所述第一区域Ⅰ衬底400的鳍部为第一鳍部410，凸出于所述第二区域Ⅱ衬底400的鳍部为第二鳍部420。
本实施例中，所述第一区域Ⅰ用于形成周边器件(例如：输入/输出器件)，所述第二区域Ⅱ用于形成核心器件。所述第一区域Ⅰ可以为N型区或P型区，所述第二区域Ⅱ可以为N型区或P型区，所述第一区域Ⅰ和第二区域Ⅱ类型相同。
所述衬底400的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底400还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述第一鳍部410和第二鳍部420的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底400为硅衬底，所述第一鳍部410和第二鳍部420的材料为硅。
具体地，形成所述半导体基底的步骤包括：提供初始基底，在所述基底上形成图形化的硬掩膜层500；以所述硬掩模层500为掩膜，刻蚀所述初始基底，形成若干分立的凸起；所述凸起为鳍部，刻蚀后的初始基底作为衬底400，所述衬底400包括第一区域Ⅰ和第二区域Ⅱ，位于所述第一区域Ⅰ的鳍部为第一鳍部110，位于所述第二区域Ⅱ的鳍部为第二鳍部120。
本实施例中，所述第一鳍部410和所述第二鳍部420的顶部尺寸小于底部尺寸。在其他实施例中，所述第一鳍部410和第二鳍部420的侧壁还能够与衬底表面相垂直，即所述第一鳍部410和第二鳍部420的顶部尺寸等于底部尺寸。
本实施例中，所述硬掩膜层500的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层500表面能够作为平坦化工艺的停止位置，且所述硬掩膜层500还能够起到保护所述第一鳍部410顶部、第二鳍部420顶部的作用。
参考图8，在所述第一鳍部410和第二鳍部420表面形成线性氧化层401，用于修复所述第一鳍部410和第二鳍部420。
在氧化处理过程中，由于第一鳍部410和第二鳍部420凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述线性氧化层401之后，不仅第一鳍部410和第二鳍部420表面的缺陷层被去除，且凸出棱角部分也被去除，使所述第一鳍部410和第二鳍部420的表面光滑，晶格质量得到改善，避免第一鳍部410和第二鳍部420顶角尖端放电问题，有利于改善鳍式场效应管的性能。
所述氧化处理还会对所述衬底400表面进行氧化，因此，所述线性氧化层401还位于所述衬底400表面。本实施例中，第一鳍部410和第二鳍部420的材料为硅，相应的，所述线性氧化层401的材料为氧化硅。
参考图9，在所述衬底400表面形成隔离层402。
所述隔离层402作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用，所述隔离层402的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层402的材料为氧化硅。
需要说明的是，本实施例中，所述隔离层402是浅沟槽隔离层，但不限于浅沟槽隔离层。
具体地，形成所述隔离层402的步骤包括：在所述线性氧化层401表面形成隔离膜，所述隔离膜的顶部高于所述硬掩膜层500顶部；研磨去除高于所述硬掩膜层500顶部的隔离膜；去除部分厚度的隔离膜以形成所述隔离层402；去除所述硬掩膜层500(如图8所示)。
需要说明的是，在去除部分厚度的隔离膜的过程中还去除部分鳍部表面的线性氧化层401。
参考图10，图10是沿BB1(如图6所示)方向的剖面结构示意图，在所述第一鳍部410表面形成第一伪栅结构(未标示)，在所述第二鳍部420表面形成第二伪栅结构(未标示)。
所述第一伪栅结构和第二伪栅结构为后续形成的第一栅极结构和第二栅极结构占据空间位置。
本实施例中，所述第一伪栅结构横跨所述第一鳍部410表面且覆盖所述第一鳍部410部分顶部表面和侧壁表面，包括第一伪栅氧化层411和第一伪栅电极层412，所述第二伪栅结构横跨所述第二鳍部420表面且覆盖所述第二鳍部420部分顶部表面和侧壁表面，包括第二伪栅氧化层421和第二伪栅电极层422。
具体地，形成所述第一伪栅结构和第二伪栅结构的步骤包括：形成覆盖所述第一鳍部410和第二鳍部420的伪栅氧化膜；在所述伪栅氧化膜表面形成伪栅电极膜；对所述伪栅电极膜进行平坦化处理；在所述伪栅电极膜表面形成第一图形层510；以所述第一图形层510为掩膜，图形化所述伪栅电极膜和伪栅氧化膜，在所述第一鳍部410表面形成第一伪栅氧化层411，在所述第一伪栅氧化层411表面形成第一伪栅电极层412，所述第一伪栅电极层412横跨所述第一鳍部410，在所述第二鳍部420表面形成第二伪栅氧化层421，在所述第二伪栅氧化层421表面形成第二伪栅电极层422，所述第二伪栅电极层422横跨所述第二鳍部420；，所述第一伪栅氧化层411和第一伪栅电极层412构成第一伪栅结构，所述第二伪栅氧化层421和第二伪栅电极层422构成第二伪栅结构；刻蚀去除所述第一图形层510。
本实施例中，所述第一图形层510为硬掩膜层，所述第一图形层510的材料为氮化硅。
所述第一伪栅氧化层411和第二伪栅氧化层421的材料为氧化硅。所述第一伪栅电极层412和第二伪栅电极层422的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述第一伪栅电极层412和第二伪栅电极层422的材料为多晶硅。
本实施例中，形成所述第一伪栅氧化层411和第二伪栅氧化层421的工艺为原子层沉积工艺。所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为5次至50次。
所述原子层沉积工艺为在所述第一鳍部410部分顶部表面和侧壁表面沉积所述第一伪栅氧化层411，在所述第二鳍部420部分顶部表面和侧壁表面沉积所述第二伪栅氧化层421，而不像氧化工艺是通过消耗所述第一鳍部410和第二鳍部420形成所述第一伪栅氧化层411和第二伪栅氧化层421，从而可以保证所述第一鳍部410和第二鳍部420的质量不受影响。
结合参考图11，需要说明的是，形成所述第一伪栅结构和第二伪栅结构之后，还包括：在所述第一伪栅结构侧壁形成第一区域第一侧壁层413，在所述第二伪栅结构侧壁形成第二区域第一侧壁层423；。
所述第一区域第一侧壁层413和第二区域第一侧壁层423的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述第一区域第一侧壁层413和第二区域第一侧壁层423可以为单层结构或叠层结构。本实施例中，所述第一区域第一侧壁层413和第二区域第一侧壁层423为单层结构，所述第一区域第一侧壁层413和第二区域第一侧壁层423的材料为氮化硅。
结合参考图12，还需要说明的是，在形成第一区域第一侧壁层413和第二区域第一侧壁层423之后，还包括：在所述第一区域第一侧壁层413表面形成第一区域第二侧壁层415，在所述第二区域第一侧壁层423表面形成第二区域第二侧壁层425。在所述第一伪栅结构两侧的第一鳍部410内形成第一区域应力层414，在所述第二伪栅结构两侧的第二鳍部420内形成第二区域应力层424；在所述第一伪栅结构两侧的第一区域应力层414内掺杂离子形成第一区域源、漏区(图未示)，在所述第二伪栅结构两侧的第二区域应力层424内掺杂离子形成第二区域源、漏区(图未示)。
所述第一区域第二侧壁层415和第二区域第二侧壁层425的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述第一区域第二侧壁层415和第二区域第二侧壁层425可以为单层结构或叠层结构。本实施例中，所述第一区域第二侧壁层415和第二区域第二侧壁层425为单层结构，所述第一区域第二侧壁层415和第二区域第二侧壁层425的材料为氮化硅。
参考图13，在所述半导体基底表面形成介质层460，所述介质层460与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层412和第二伪栅电极层422。
本实施例中，所述介质层460为叠层结构，包括位于所述半导体基底表面第一介质层440，以及位于所述第一介质层440表面的第二介质层450。
所述介质层460作为后续形成的鳍式场效应管的隔离结构。其中，所述第二介质层450的致密度大于所述第一介质层440的致密度，所述第二介质层450的电绝缘性能优于所述第一介质层440的电绝缘性能，从而使得后续形成的隔离结构具有良好的电绝缘性能。
需要说明的是，在形成所述介质层460之前，还包括：在所述半导体基底表面形成刻蚀阻挡层430，所述刻蚀阻挡层430还覆盖所述第一伪栅结构表面和第二伪栅结构表面。
所述刻蚀阻挡层430用于作为后续接触孔刻蚀工艺中的刻蚀停止层，且作为后续平坦化工艺的停止位置。本实施例中，所述刻蚀阻挡层430的材料为氮化硅。
具体地，形成所述介质层460的步骤包括：在所述半导体基底表面形成刻蚀阻挡层430后，在所述鳍部与鳍部之间的半导体基底上填充满第一介质膜，所述第一介质膜还覆盖所述第一伪栅结构和第二伪栅结构，且所述第一介质膜顶部高于所述第一伪栅电极层412顶部和第二伪栅电极层422顶部；平坦化所述第一介质膜直至露出所述刻蚀阻挡层430顶部表面；回刻蚀去除部分厚度的第一介质膜以形成第一介质层440；在所述第一介质层440表面形成第二介质膜，所述第二介质膜还覆盖所述第一伪栅结构和第二伪栅结构表面，且所述第二介质膜顶部高于所述第一伪栅电极层412顶部和第二伪栅电极层422顶部；平坦化所述第二介质膜直至露出所述第一伪栅电极层412顶部表面和第二伪栅电极层422顶部表面，以形成第二介质层450。
需要说明的是，在平坦化所述第二介质膜的同时，去除位于所述第一伪栅电极层412顶部和第二伪栅电极层422顶部的刻蚀阻挡层430，使形成的所述第二介质层450顶部与所述第一伪栅电极层412和第二伪栅电极层422顶部齐平。
本实施例中，采用化学机械研磨工艺平坦化所述第一介质膜，去除高于所述刻蚀阻挡层430顶部表面的第一介质膜；采用化学机械研磨工艺平坦化所述第二介质膜，去除高于所述第一伪栅电极层412和第二伪栅电极层422顶部表面的第二介质膜；采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺和湿法刻蚀相结合的工艺去除部分厚度的第一介质膜。
参考图14，去除所述第一伪栅电极层412(如图13所示)，暴露出部分所述第一伪栅氧化层411表面并在所述介质层460内形成第一开口600。
具体地，去除所述第一伪栅电极层412的步骤包括：形成覆盖所述第二区域Ⅱ的第二图形层520，所述第二图形层520暴露出所述第一伪栅电极层412(如图13所示)表面；以所述第二图形层520为掩膜，采用干法刻蚀工艺刻蚀去除所述第一伪栅电极层412，直至暴露出所述第一伪栅氧化层411表面并在所述介质层460内形成第一开口600；去除所述第二图形层520。
本实施例中，采用干法刻蚀工艺刻蚀去除所述第一伪栅电极层412，由于所述刻蚀工艺对所述第一伪栅电极层412具有较高刻蚀选择比，从而在刻蚀去除所述第一伪栅电极层412时，能够使所述介质层460不受损耗。采用湿法去胶或灰化工艺去除所述第二图形层520。
参考图15，在所述第一开口600侧壁形成侧壁保护层700。
所述第一伪栅结构和第二伪栅结构为后续形成的第一栅极结构和第二栅极结构占据空间位置，后续需去除所述第一开口600底部的第一伪栅氧化层411，然后通过氧化工艺重新在所述第一开口600底部形成第一栅氧化层。但所述氧化工艺容易使所述第一开口600侧壁的材料层被氧化，从而影响形成的半导体器件的电学性能。为此，本实施例中，在所述第一开口600侧壁形成侧壁保护层700，用于保护所述第一开口600侧壁的材料层，防止所述第一开口600侧壁的材料层在后续的氧化工艺中发生氧化。
本实施例中，所述侧壁保护层700的材料为氮化硅。
具体地，在所述第一开口600侧壁形成侧壁保护层700的步骤包括：在所述第一伪栅氧化层411表面、第一开口600侧壁、第二伪栅电极层422顶部表面形成侧壁保护膜(图未示)，所述侧壁保护膜还覆盖所述介质层460顶部表面；采用无掩膜刻蚀工艺刻蚀去除所述介质层460顶部表面、第一伪栅氧化层411表面和第二伪栅电极层422顶部表面的侧壁保护膜，在所述第一开口600侧壁形成侧壁保护层700。
本实施例中，形成所述侧壁保护膜的工艺为原子层沉积工艺。所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为SiH2Cl2和NH3，SiH2Cl2的气体流量为1500每分钟标准毫升至4000每分钟标准毫升，NH3的气体流量为1500每分钟标准毫升至4000每分钟标准毫升，工艺温度为400摄氏度至600摄氏度，压强为1毫托至10毫托，沉积次数为30次至100次。
本实施例中，刻蚀去除所述介质层460顶部表面、第一伪栅氧化层411表面和第二伪栅电极层422顶部表面的侧壁保护膜的工艺为等离子干法刻蚀工艺。
参考图16，形成所述侧壁保护层700之后，去除所述第一开口600底部的第一伪栅氧化层411，直至露出所述第一鳍部410表面。
本实施例中，采用干法刻蚀工艺刻蚀去除所述第一伪栅氧化层411，由于所述刻蚀工艺对所述第一伪栅氧化层411具有较高刻蚀选择比，从而在刻蚀去除所述第一伪栅氧化层411的同时，能够使所述介质层460以及所述第二伪栅电极层422不受损耗。
需要说明的是，由于前述形成第一伪栅极结构和第二伪栅极结构的刻蚀工艺容易对所述第一伪栅氧化层411和第二伪栅氧化层421造成损伤，而所述第一伪栅氧化层411作为后续形成的第一栅极结构的一部分，容易对所述第一栅极结构的形成质量造成不良影响，且所述第一伪栅氧化层411的损伤区域接近所述第一区域Ⅰ器件的沟道边缘区，进而容易降低半导体器件的电学性能。为此，为了避免受损伤的第一伪栅氧化层411对半导体器件的电学性能产生不良影响，本实施例中，在形成第一栅极结构之前，先去除所述第一伪栅氧化层411。
参考图17，在所述第一开口600底部的第一鳍部410表面形成第一栅氧化层470。
本实施例中，所述第一栅氧化层470的材料为氧化硅。
具体地，形成所述第一栅氧化层470的工艺为氧化工艺。本实施例中，形成所述第一栅氧化层470的工艺为原位蒸汽生成氧化工艺。所述原位蒸汽生成氧化工艺的工艺参数包括：提供O2和H2，O2流量为1sccm至30sccm，H2流量为1.5sccm至15sccm，腔室温度为700摄氏度至1200摄氏度。
需要说明的是，所述第一栅氧化层470作为后续形成的第一栅极结构的一部分，由于所述第一栅氧化层470未经过刻蚀工艺，避免了刻蚀工艺对所述第一栅氧化层470造成的损伤，因此所述第一栅氧化层470具有良好的膜层质量，从而提高了第一栅极结构的质量，进而使形成的半导体器件的电学性能得到提高。
参考图18，形成所述第一栅氧化层470之后，去除所述第二伪栅结构(未标示)，直至暴露出所述第二鳍部420的部分表面并在所述介质层460内形成第二开口610。
需要说明的是，所述第一区域Ⅰ用于形成周边器件(例如：I/O器件)，所述第二区域Ⅱ用于形成核心器件，核心器件的工作电压比周边器件的工作电压小，为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，也就是说，后续形成的第二区域Ⅱ的栅介质层的厚度小于第一区域Ⅰ的栅介质层的厚度。为此，本实施例中，在形成第二区域Ⅱ的栅介质层之前，先去除所述第二伪栅电极层422(如图17所示)以及位于所述第二伪栅电极层422下方的第二伪栅氧化层421，从而后续形成的周边器件栅介质层(未标示)的厚度大于核心器件栅介质层(未标示)的厚度。
具体地，去除所述第二伪栅结构的步骤包括：在所述半导体基底表面形成深紫外光吸收氧化层(Deep UV Light Absorbing Oxide，DUO)530，所述深紫外光吸收氧化层530覆盖所述第一栅氧化层470和第一鳍部410表面并暴露出所述第二伪栅电极层422表面；以所述深紫外光吸收氧化层530为掩膜，先刻蚀去除所述第二伪栅电极层422直至暴露出所述第二伪栅氧化层421表面，再刻蚀去除所述第二伪栅氧化层421直至暴露出所述第二鳍部420表面；去除所述深紫外光吸收氧化层530。所述深紫外光吸收氧化层530具有良好的填充效果，能较好地覆盖所述第一栅氧化层470表面和第一鳍部410表面。
本实施例中，采用干法刻蚀工艺刻蚀去除所述第二伪栅电极层422和第二伪栅氧化层421；去除所述第二伪栅结构之后，采用湿法去胶或灰化工艺去除所述深紫外光吸收氧化层530。
参考图19，在所述第一栅氧化层470表面、第一开口600(如图17所示)侧壁以及第二开口610(如图18所示)的底部和侧壁上形成栅介质层(未标示)；在所述第一开口600和第二开口610中填充金属层(未标示)，位于所述第一开口600中的第一栅氧化层470、栅介质层和金属层构成第一栅极结构510，位于所述第二开口610中的栅介质层和金属层构成第二栅极结构520。
本实施例中，所述第一栅极结构510横跨所述第一鳍部410，且覆盖所述第一鳍部410的部分顶部表面和侧壁表面，具体地，所述第一栅极结构510包括覆盖所述第一鳍部410部分顶部表面和侧壁表面的第一栅介质层417和位于所述第一栅介质层417上的第一栅电极层419；所述第二栅极结构520横跨所述第二鳍部420，且覆盖所述第二鳍部420的部分顶部表面和侧壁表面，具体地，所述第二栅极结构520包括覆盖所述第二鳍部420部分顶部表面和侧壁表面的第二栅介质层427和位于所述第二栅介质层427上的第二栅电极层429。
所述第一区域Ⅰ用于形成周边器件，所述第二区域Ⅱ用于形成核心器件，因此，所述第一栅氧化层470与所述第一栅介质层417作为周边器件的栅介质层，所述第二栅介质层427作为核心器件的栅介质层。本实施例中，所述第一栅介质层417和所述第二栅介质层427的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
所述金属层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述金属层的材料为W。
本实施例中，在所述第一栅氧化层470表面、第一开口600(如图17所示)侧壁以及第二开口610(如图18所示)的底部和侧壁上形成栅介质层之后，在所述栅介质层上形成金属层之前，形成所述第一栅极结构510和第二栅极结构520的步骤还包括：在所述栅介质层表面形成功函数层(未标示)。
所述第一栅极结构510还包括：位于所述第一栅介质层417和所述第一栅电极层419之间的第一功函数层418，用于调节周边器件的阈值电压；所述第二栅极结构520还包括：位于所述第二栅介质层427和所述第二栅电极层429之间的第二功函数层428，用于调节所述核心器件的阈值电压。
本实施例中，所述第一区域Ⅰ和第二区域Ⅱ为N型区时，所述功函数层为N型功函数材料；所述第一区域Ⅰ和第二区域Ⅱ为P型区时，所述功函数层为P型功函数材料。
具体地，所述第一区域Ⅰ和第二区域Ⅱ为N型区，所述功函数层为N型功函数材料，N型功函数材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。所述功函数层为单层结构或叠层结构，所述功函数层的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种。本实施例中，所述功函数层的材料为TiAl；相应的，所述第一功函数层418和第二功函数层428的材料为TiAl。
或者，所述第一区域Ⅰ和第二区域Ⅱ为P型区，所述功函数层为P型功函数材料，P型功函数材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。所述功函数层为单层结构或叠层结构，所述功函数层的材料包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种。本实施例中，所述功函数层的材料为TiN；相应的，所述第一功函数层418和第二功函数层428的材料为TiN。
具体地，形成所述第一栅极结构510和第二栅极结构520的步骤包括：在所述第一开口600底部的第一栅氧化层470表面、第一开口600侧壁、第二开口610底部以及第二开口610侧壁形成栅介质层，所述栅介质层还覆盖所述介质层460表面；在所述栅介质层表面形成功函数层；在所述功函数层表面形成金属层，所述金属层填充满所述第一开口600和第二开口610且所述金属层顶部高于所述介质层460顶部；研磨去除高于所述介质层460顶部的金属层，在所述第一区域Ⅰ的功函数层表面形成第一栅电极层419，在所述第二区域Ⅱ的功函数层表面形成第二栅电极层429。
需要说明的是，研磨去除高于所述介质层460顶部的金属层的同时，还研磨去除高于所述介质层460顶部的栅介质层和功函数层，在所述第一区域Ⅰ形成位于所述第一栅氧化层470表面和第一开口600侧壁的第一栅介质层417，以及位于所述第一栅介质层417表面的第一功函数层418，在所述第二区域Ⅱ形成位于所述第二开口610侧壁及底部的第二栅介质层427，以及位于所述第二栅介质427表面的第二功函数层428。
需要说明的是，为了提高所述第一栅极结构510与第一鳍部410之间、所述第二栅极结构520与第二鳍部420之间的界面性能，在形成所述第一栅介质层417和第二栅介质层427之前，还包括：在所述第一开口600底部的第一栅氧化层470表面形成第一界面层416，在所述第二开口610底部的第二鳍部420表面形成第二界面层426；形成所述栅介质层的步骤包括：在所述第一开口600底部的第一界面层416表面、第一开口600侧壁、第二开口610底部的第二界面层426表面以及第二开口610侧壁形成所述栅介质层。
相应地，本发明实施例还提供一种采用上述方法所形成的半导体结构。
请继续参考图19，示出了本发明半导体结构一实施例的示意图。所述半导体结构包括：
半导体基底，所述半导体基底包括衬底400、凸出于所述衬底400的鳍部，所述衬底400包括第一区域Ⅰ和第二区域Ⅱ，凸出于所述第一区域Ⅰ衬底400的鳍部为第一鳍部410，凸出于所述第二区域Ⅱ衬底400的鳍部为第二鳍部420；
栅极结构，包括位于所述第一鳍部410上的第一栅极结构510，以及位于所述第二鳍部420上的第二栅极结构520；
侧壁保护层700，位于所述第一栅极结构510的侧壁表面；
源、漏区，包括位于第一栅极结构510两侧的第一区域源、漏区414，以及位于所述第二栅极结构520两侧的第二区域源、漏区424；
介质层460，覆盖所述第一栅极结构510和第二栅极结构520的侧壁表面且与所述第一栅极结构510和第二栅极结构520齐平。
本实施例中，所述侧壁保护层700的材料为氮化硅。
本发明在去除所述第一伪栅氧化层后，在所述第一开口侧壁形成侧壁保护层，然后在所述第一鳍部表面形成第一栅氧化层，由于所述第一栅氧化层未经过刻蚀工艺，避免了刻蚀工艺对所述第一栅氧化层造成损伤，因此所述第一栅氧化层具有良好的膜层质量，所述第一栅氧化层作为第一区域器件的栅介质层的一部分；此外，本发明在去除所述第一伪栅氧化层后，在所述第一鳍部表面形成第一栅氧化层之前，在所述第一开口侧壁形成侧壁保护层，用于在后续形成第一栅氧化层的氧化工艺过程中保护第一开口侧壁，防止所述第一开口侧壁的材料层因所述氧化工艺而被氧化，从而提高了第一区域第一栅极结构的质量，进而使形成的半导体器件的电学性能得到提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种半导体结构的制造方法，其特征在于，包括：
形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；
在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括第一伪栅氧化层和第一伪栅电极层，所述第二伪栅结构包括第二伪栅氧化层和第二伪栅电极层；
在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；
去除所述第一伪栅电极层，暴露出所述第一伪栅氧化层表面并在所述介质层内形成第一开口；
在所述第一开口侧壁形成侧壁保护层；
形成所述侧壁保护层之后，去除所述第一开口底部的第一伪栅氧化层；
在所述第一开口底部的第一鳍部表面形成第一栅氧化层；
在形成所述第一栅氧化层之后，去除所述第二伪栅结构，暴露出所述第二鳍部的部分表面并在所述介质层内形成第二开口；
在所述第一栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；
在所述第一开口和第二开口中填充金属层，位于所述第一开口中的第一栅氧化层、栅介质层和金属层构成第一栅极结构，位于所述第二开口中的栅介质层和金属层构成第二栅极结构；
去除所述第二伪栅结构的步骤包括：在所述半导体基底表面形成深紫外光吸收氧化层，所述深紫外光吸收氧化层覆盖所述第一栅氧化层表面和第一鳍部表面并暴露出所述第二伪栅电极层表面；以所述深紫外光吸收氧化层为掩膜，依次刻蚀去除所述第二伪栅电极层和第二伪栅氧化层直至暴露出所述第二鳍部表面；去除所述深紫外光吸收氧化层。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一伪栅氧化层和第二伪栅氧化层的材料为氧化硅。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第一伪栅氧化层和第二伪栅氧化层的工艺为原子层沉积工艺。
4.如权利要求3所述的半导体结构的制造方法，其特征在于，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为5次至50次。
5.如权利要求1所述的半导体结构的制造方法，其特征在于，所述侧壁保护层的材料为氮化硅。
6.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述侧壁保护层的步骤包括：在所述第一伪栅氧化层表面、第一开口侧壁、第二伪栅电极层顶部表面形成侧壁保护膜，所述侧壁保护膜还覆盖所述介质层顶部表面；
采用无掩膜刻蚀工艺刻蚀去除所述介质层顶部表面、第一伪栅氧化层表面和第二伪栅电极层顶部表面的侧壁保护膜，在所述第一开口侧壁形成侧壁保护层。
7.如权利要求6所述的半导体结构的制造方法，其特征在于，形成所述侧壁保护膜的工艺为原子层沉积工艺。
8.如权利要求7所述的半导体结构的制造方法，其特征在于，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为SiH2Cl2和NH3，SiH2Cl2的气体流量为1500每分钟标准毫升至4000每分钟标准毫升，NH3的气体流量为1500每分钟标准毫升至4000每分钟标准毫升，工艺温度为400摄氏度至600摄氏度，压强为1毫托至10毫托，沉积次数为30次至100次。
9.如权利要求6所述的半导体结构的制造方法，其特征在于，刻蚀去除所述介质层顶部表面、第一伪栅氧化层表面和第二伪栅电极层顶部表面的侧壁保护膜的工艺为等离子干法刻蚀工艺。
10.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一栅氧化层的材料为氧化硅。
11.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第一栅氧化层的工艺为氧化工艺。
12.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第一栅氧化层的工艺为原位蒸汽生成氧化工艺。
13.如权利要求12所述的半导体结构的制造方法，其特征在于，所述原位蒸汽生成氧化工艺的工艺参数包括：提供O2和H2，O2流量为1sccm至30sccm，H2流量为1.5sccm至15sccm，腔室温度为700摄氏度至1200摄氏度。
14.如权利要求1所述的半导体结构的制造方法，其特征在于，去除所述第二伪栅结构的步骤包括：在所述半导体基底表面形成深紫外光吸收氧化层，所述深紫外光吸收氧化层覆盖所述第一栅氧化层表面和第一鳍部表面并暴露出所述第二伪栅电极层表面；
以所述深紫外光吸收氧化层为掩膜，依次刻蚀去除所述第二伪栅电极层和第二伪栅氧化层直至暴露出所述第二鳍部表面；
去除所述深紫外光吸收氧化层。
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