CN112447516B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底上形成有多个分立的栅极结构；在所述栅极结构露出的基底上形成层间介质层，所述层间介质层的顶面低于所述栅极结构的顶面；形成覆盖所述层间介质层和栅极结构的硬掩膜层；在所述硬掩膜层中形成露出所述栅极结构的掩膜开口，所述掩膜开口的延伸方向与栅极结构的延伸方向垂直；以所述硬掩膜层为掩膜，去除所述掩膜开口露出的所述栅极结构，形成由层间介质层和剩余的栅极结构围成的隔离开口；在所述隔离开口和掩膜开口中形成隔离结构。本发明实施例有利于提高层间介质层的高度一致性。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小、以及半导体器件高度集成化的发展，金属氧化物半导体(MOS)器件的关键尺寸也不断缩小，栅极长度和栅极间距也随之缩小至更小的尺寸，相应地，半导体器件的制作工艺也在不断的改进中，以满足人们对器件性能的要求。
目前形成栅极结构的工艺中，通常采用栅极切断(Poly Cut)技术对条状栅极进行切断，切断后的栅极与不同的晶体管相对应，可以提高晶体管的集成度。此外，多个栅极沿着延伸方向排列成一列时，通过栅极切断技术，能够高精度地缩小栅极切断后，断开的栅极间的对接方向的间距(Poly Cut CD)。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高层间介质层的高度一致性。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有多个分立的栅极结构；在所述栅极结构露出的基底上形成层间介质层，所述层间介质层的顶面低于所述栅极结构的顶面；形成覆盖所述层间介质层和栅极结构的硬掩膜层；在所述硬掩膜层中形成露出所述栅极结构的掩膜开口，所述掩膜开口的延伸方向与栅极结构的延伸方向垂直；以所述硬掩膜层为掩膜，去除所述掩膜开口露出的所述栅极结构，形成由层间介质层和剩余的栅极结构围成的隔离开口；在所述隔离开口和掩膜开口中形成隔离结构。
相应的，本发明实施例还提供一种半导体结构，包括：基底；多个分立的栅极结构，位于所述基底上；层间介质层，位于所述栅极结构露出的基底上，所述层间介质层的顶面低于所述栅极结构的顶面；硬掩膜层，覆盖所述层间介质层和栅极结构，所述硬掩膜层中形成有露出所述栅极结构的掩膜开口，所述掩膜开口的延伸方向与栅极结构的延伸方向垂直；隔离开口，贯穿所述掩膜开口露出的栅极结构；隔离结构，填充于所述隔离开口和掩膜开口中。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例形成层间介质层时，层间介质层的顶面低于栅极结构的顶面，随后形成覆盖层间介质层和栅极结构的硬掩膜层，也就是说，所述硬掩膜层覆盖所述栅极结构的顶部以及层间介质层露出的栅极结构侧壁，因此，在形成所述掩膜开口的过程中，仅需对所述硬掩膜层进行刻蚀即可露出所述栅极结构的顶部，所述层间介质层不会暴露在刻蚀环境中，而且，在去除掩膜开口露出的栅极结构时，由于层间介质层上形成有硬掩膜层，层间介质层顶部也不会暴露在刻蚀环境中，以上两方面均有利于降低所述层间介质层受损的概率，进而有利于精确控制所述层间介质层的高度、提高层间介质层的高度一致性。
此外，与对层间介质层和栅极掩膜层两个材料层进行刻蚀从而露出栅极结构相比，本发明实施例仅对硬掩膜层进行刻蚀即可形成露出栅极结构的掩膜开口，有利于降低形成掩膜开口的工艺难度、增大形成掩膜开口的工艺窗口，从而有利于提高掩膜开口的剖面形貌质量，进而在去除所述掩膜开口露出的栅极结构的步骤中，有利于提高刻蚀所述栅极结构的工艺效果，相应有利于提高所形成隔离开口的剖面形貌质量。
可选方案中，本发明实施例中，所述栅极结构为伪栅结构，形成隔离结构后，形成方法还包括：去除高于栅极结构的硬掩膜层，剩余的硬掩膜层作为保护层；去除所述保护层露出的栅极结构形成栅极开口、以及在栅极开口中形成金属栅结构，去除高于栅极结构的硬掩膜层后，剩余的硬掩膜层作为保护层，保护层能够在去除所述栅极结构、以及形成金属栅结构的过程中，对所述层间介质层的顶部起到保护的作用，从而防止所述层间介质层的顶部受到损伤，有利于进一步精确控制所述层间介质层的高度、提高层间介质层的高度一致性，进而在形成所述金属栅结构后，相应有利于精确控制所述金属栅结构的高度、以及提高金属栅结构的高度一致性。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图22是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，包括1a和1b，1a示出了沿垂直栅极结构2延伸方向的剖面图，1b示出了沿栅极结构2延伸方向的剖面图，提供基底1，基底1上形成有分立的栅极结构2，栅极结构2的顶部形成有栅极掩膜层3，栅极结构2露出的基底1上形成有层间介质层4，层间介质层4露出栅极掩膜层3的顶面。
继续参考图1，在层间介质层4和栅极掩膜层3上形成硬掩膜层5，硬掩膜层5中形成有掩膜开口6，掩膜开口6露出栅极掩膜层3的顶部、以及与栅极掩膜层3相邻的层间介质层4的部分顶部，掩膜开口6的延伸方向与栅极结构2的延伸方向垂直。
参考图2，包括2a和2b，2a是基于1a的剖面图，2b是基于1b的剖面图，以硬掩膜层5为掩膜，去除掩膜开口6露出的栅极掩膜层3和部分厚度的层间介质层4，露出栅极结构2的顶部，形成凹槽7。
参考图3，包括3a和3b，3a是基于2a的剖面图，3b是基于2b的剖面图，去除凹槽7底部露出的栅极结构2，形成由层间介质层4和剩余的栅极结构2围成的隔离开口8。
参考图4，包括4a和4b，4a是基于3a的剖面图，4b是基于3b的剖面图，在隔离开口2中形成隔离结构9。
所述形成方法中，去除凹槽7底部露出的栅极结构2，从而实现对栅极结构2的切断，相应实现了不同器件的栅极结构2之间的隔离。
而且，在以硬掩膜层5为掩膜去除掩膜开口6露出的栅极掩膜层3的步骤中，还去除掩膜开口6露出的部分厚度层间介质层4，形成凹槽7，从而防止在仅去除栅极掩膜层时容易导致在栅极掩膜层中产生的开口过小，进而导致容易出现栅极结构残留的问题。
但是，在半导体领域中，栅极掩膜层3和层间介质层4通常选用不同的材料，在同一步骤中刻蚀栅极掩膜层3和层间介质层4从而形成凹槽7的难度较大，例如：刻蚀工艺难以对栅极掩膜层3和层间介质层4具有相同或接近的刻蚀速率，而且为露出栅极结构2的顶部，通常还需对栅极掩膜层3进行过刻蚀处理，这容易导致层间介质层4损失过多，不仅容易降低层间介质层4的高度一致性，从而难以精确控制层间介质层4的高度，还容易导致凹槽7的剖面形貌质量较差，在去除凹槽7底部露出的栅极结构2后，所形成隔离开口8剖面形貌质量也较差。
此外，在去除凹槽7底部露出的栅极结构2时，凹槽7底部露出的层间介质层4也暴露在刻蚀环境中，也会导致层间介质层4容易受损，也会降低层间介质层4的高度一致性。
为了解决所述技术问题，本发明实施例形成层间介质层时，层间介质层的顶面低于栅极结构的顶面，随后形成覆盖层间介质层和栅极结构的硬掩膜层，也就是说，硬掩膜层覆盖栅极结构的顶部以及层间介质层露出的栅极结构侧壁，因此，在形成掩膜开口的过程中，仅需对硬掩膜层进行刻蚀即可露出栅极结构的顶部，层间介质层不会暴露在刻蚀环境中，而且，在去除掩膜开口露出的栅极结构时，由于层间介质层上形成有硬掩膜层，层间介质层顶部也不会暴露在刻蚀环境中，以上两方面均有利于降低层间介质层受损的概率，进而有利于精确控制层间介质层的高度、提高层间介质层的高度一致性。
此外，与对层间介质层和栅极掩膜层两个材料层进行刻蚀从而露出栅极结构相比，本发明实施例仅对硬掩膜层进行刻蚀即可形成露出栅极结构的掩膜开口，有利于降低形成掩膜开口的工艺难度、增大形成掩膜开口的工艺窗口，从而有利于提高掩膜开口的剖面形貌质量，进而在去除掩膜开口露出的栅极结构的步骤中，有利于提高刻蚀栅极结构的工艺效果，相应有利于提高所形成隔离开口的剖面形貌质量。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图22是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供基底100，所述基底100上形成有多个分立的栅极结构110。
基底100为后续工艺制程提供工艺平台。
本实施例中，以形成的半导体结构为平面型晶体管为例，基底100相应也仅为平面型基底，基底100相应仅包括衬底。在其他实施例中，当形成的半导体结构为立体型结构时，例如：当形成鳍式场效应晶体管(FinFET)时，基底相应可以包括衬底以及凸出于衬底的鳍部。
本实施例中，衬底的材料为硅。其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，栅极结构110为伪栅结构，用于为后续形成金属栅结构占据空间位置。在其他实施例中，栅极结构还可以为器件栅极结构。
本实施例中，栅极结构110为单层结构，栅极结构110仅包括栅极层。
栅极层的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，栅极层的材料为多晶硅。
本实施例中，栅极结构110的顶部还形成有栅极掩膜层120，栅极结构110的侧壁上还形成有侧墙115，侧墙115与栅极掩膜层120的材料相同。
栅极掩膜层120用于作为形成栅极结构110时的刻蚀掩膜，栅极掩膜层120还用于保护栅极结构110的顶部。因此，栅极掩膜层120的位置、形状以及数量与栅极结构110相对应。本实施例中，栅极掩膜层120的材料为氮化硅。
侧墙115用于保护栅极结构110的侧壁。栅极结构110两侧的基底100中通常还形成有源漏掺杂层，侧墙115还用于定义源漏掺杂层的形成区域。
侧墙115的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，侧墙115可以为单层结构或叠层结构。
本实施例中，侧墙115为单层结构，侧墙115与栅极掩膜层120的材料相同，侧墙115的材料为氮化硅。
需要说明的是，栅极结构110两侧的基底100中通常还形成有源漏掺杂层，关于源漏掺杂层的相关描述，本实施例在此不再赘述。
结合图5，参考图6至图8，在所述栅极结构110露出的基底100上形成层间介质层140(如图8所示)，层间介质层140的顶面低于栅极结构110的顶面。
所述层间介质层140用于隔离相邻器件。
后续步骤还包括：形成覆盖层间介质层140和栅极结构110的硬掩膜层；在所述硬掩膜层中形成露出所述栅极结构110的掩膜开口。
本实施例中，层间介质层140顶面低于栅极结构110顶面，也就是说，后续硬掩膜层覆盖栅极结构110顶部和层间介质层140露出的栅极结构110侧壁，因此，后续在硬掩膜层中形成掩膜开口的过程中，仅需刻蚀硬掩膜层即可露出所述栅极结构110的顶部，所述层间介质层140不会暴露在刻蚀环境中，而且，在后续去除掩膜开口露出的栅极结构110时，由于层间介质层140上形成有硬掩膜层，层间介质层140顶部也不会暴露在刻蚀环境中，以上两方面均有利于降低所述层间介质层140受损的概率，进而有利于精确控制所述层间介质层140的高度、提高层间介质层140的高度一致性。
而且，本实施例中，栅极结构110为伪栅结构，后续还会在栅极结构110位置处形成金属栅结构，因此，层间介质层140的高度还用于定义后续金属栅结构的高度，相应地，后续金属栅结构的高度也能够得到精确控制。
层间介质层140的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层140的材料为氧化硅。
需要说明的是，层间介质层140顶面至栅极结构110顶面的距离不宜过小，也不宜过大。如果所述距离过小，则层间介质层140顶面与栅极结构110顶面的距离相应过近，后续在硬掩膜层中形成露出栅极结构110的掩膜开口的过程中，也容易增加对层间介质层140造成误刻蚀的风险；由于本实施例中，层间介质层140顶面还用于定义后续金属栅结构的高度，如果所述距离过大，容易导致后续金属栅结构的高度过小，或者，为使金属栅结构的高度满足工艺要求，栅极结构110的高度过大，容易增大工艺风险和工艺难度。为此，本实施例中，层间介质层140顶面至栅极结构110顶面的距离为10纳米至50纳米。
本实施例中，形成所述层间介质层140的步骤包括：
如图5所示，在栅极结构110露出的基底100上形成初始介质层130，初始介质层130还覆盖栅极结构110的顶部。
本实施例中，形成初始介质层130的步骤包括：在栅极结构110露出的基底100上形成介质材料层(图未示)，介质材料层还覆盖栅极掩膜层120顶部；采用化学机械研磨工艺平坦化介质材料层；采用化学机械研磨工艺平坦化介质材料层后，回刻蚀介质材料层，剩余的介质材料层作为初始介质层130。
本实施例中，形成介质材料层的沉积工艺可以为化学气相沉积工艺。
通过采用化学机械研磨工艺平坦化介质材料层，有利于提高初始介质层130顶面的平坦度。
本实施例中，采用电感耦合等离子体(Inductively Coupled Plasma，ICP)刻蚀工艺回刻蚀介质材料层。
本实施例中，在回刻蚀介质材料层的过程中，刻蚀反应腔中采用具有温度控制系统Hydra的静电吸附盘。Hydra系统能够对前续工艺制程中产生的厚度均匀性进行针对性补偿，从而有利于提高初始介质层130的高度一致性，相应有利于提高后续层间介质层的顶面高度一致性。
如图6至图8所示，回刻蚀部分厚度的初始介质层130，使剩余的初始介质层130露出栅极结构110的部分侧壁，剩余的初始介质层130作为层间介质层140。回刻蚀用于减薄初始介质层130的厚度，从而使剩余的初始介质层130高度满足工艺要求。
本实施例中，采用Certas刻蚀工艺回刻蚀部分厚度初始介质层130。采用Certas刻蚀工艺有利于降低初始介质层130顶部发生凹陷(dishing)问题的概率，且能够进一步提高回刻蚀的均匀性，使层间介质层140的高度一致性较高。
本实施例中，回刻蚀部分厚度的初始介质层130的步骤包括：如图6所示，对初始介质层130进行第一回刻蚀，使第一回刻蚀后的初始介质层130顶面高于栅极结构110的顶面，且第一回刻蚀后的初始介质层130露出栅极掩膜层120；如图8所示，在第一回刻蚀后，对初始介质层130进行第二回刻蚀，使第二回刻蚀后的初始介质层130露出侧墙115的部分侧壁。
本实施例中，在第一回刻蚀后，对初始介质层130进行第二回刻蚀前，形成方法还包括：如图7所示，去除栅极掩膜层120，露出栅极结构110的顶部。
本实施例中，侧墙115与栅极掩膜层120的材料相同，与对初始介质层进行一次回刻蚀形成层间介质层、然后再去除栅极掩膜层相比，本实施例在第二回刻蚀之前，去除栅极掩膜层120，从而防止侧墙115在去除栅极掩膜层120之前露出于层间介质层140，进而防止去除栅极掩膜层120的工艺对侧墙115造成误刻蚀，降低侧墙115受损的概率。
第一回刻蚀为后续去除栅极掩膜层120做准备。
本实施例中，第一回刻蚀的工艺也为Certas刻蚀工艺。
通过去除栅极掩膜层120，从而后续硬掩膜层可以直接形成于栅极结构110上，有利于提高硬掩膜层的形成质量、提高工艺兼容性。
本实施例中，采用等离子体刻蚀工艺去除所述栅极掩膜层120。通过采用等离子体刻蚀工艺去除所述栅极掩膜层120，有利于提高去除栅极掩膜层120的刻蚀精度、降低对其他膜层的损伤，同时还有利于提高刻蚀效率。
本实施例中，所述第二回刻蚀的工艺也为Certas刻蚀工艺。
在其他实施例中，根据实际工艺，还可以保留栅极掩膜层，所述栅极掩膜层能够和后续形成于层间介质层上的硬掩膜材料层共同构成硬掩膜层，相应地，在该实施例中，仅对初始介质层进行一次回刻蚀形成层间介质层。
参考图9至图10，形成覆盖层间介质层140和栅极结构110的硬掩膜层150(如图10所示)。硬掩膜层150用于为后续形成露出栅极结构110的掩膜开口提供工艺基础，在后续形成掩膜开口后，硬掩膜层150用于作为后续对栅极结构110进行切断的刻蚀掩膜。
本实施例中，层间介质层140顶面低于栅极结构110顶面，因此，硬掩膜层150覆盖栅极结构110顶部和层间介质层140露出的栅极结构110侧壁。
本实施例中，硬掩膜层150的材料为氮化硅。栅极结构110的材料与氮化硅之间具有较高的刻蚀选择性，从而在后续去除掩膜开口露出的栅极结构110的步骤中，剩余的硬掩膜层150能够作为刻蚀掩膜，且在该步骤中，易于实现对栅极结构110和硬掩膜层150较高的刻蚀选择比，相应有利于提高去除栅极结构110的工艺效果。而且，层间介质层140的材料与氮化硅之间也具有较高的刻蚀选择比，后续刻蚀硬掩膜层150形成掩膜开口、以及去除掩膜开口露出的栅极结构110的步骤中，易于实现较大的刻蚀选择比，从而降低对层间介质层140造成误刻蚀的概率。
在其他实施例中，根据栅极结构的材料、以及层间介质层的材料，硬掩膜层的材料还可以包括氮化铝、氮化硼或碳化硼。
需要说明的是，位于栅极结构110上的硬掩膜层150的厚度不宜过小，也不宜过大。如果所述厚度过小，则在硬掩膜层150中形成掩膜开口后，后续去除掩膜开口露出的栅极结构110的步骤中，位于栅极结构110上的硬掩膜层150容易被刻蚀去除，进而容易露出掩膜开口之外区域的栅极结构110的顶部，降低了硬掩膜层150在该步骤中作为刻蚀掩膜的效果；如果所述厚度过大，则形成硬掩膜层150的工艺时间过长，且本实施例的栅极结构110为伪栅结构，后续还包括去除高于栅极结构110的硬掩膜层150，位于栅极结构110上的硬掩膜层150的厚度过大，容易增加后续去除高于栅极结构110的硬掩膜层150花费的时间、和去除难度。为此，本实施例中，位于栅极结构110上的硬掩膜层150的厚度为15纳米至50纳米。
本实施例中，形成硬掩膜层150的步骤包括：
如图9所示，形成覆盖层间介质层140和栅极结构110的初始硬掩膜层145。
形成初始硬掩膜层145的工艺包括化学气相沉积工艺。化学气相沉积工艺的工艺成本低、工艺兼容性高。
如图10所示，采用化学机械研磨工艺平坦化初始硬掩膜层145；平坦化初始硬掩膜层145后，回刻蚀部分厚度的初始硬掩膜层145，剩余的初始硬掩膜层145作为硬掩膜层150。
平坦化初始硬掩膜层145后，初始硬掩膜层145顶部的平坦度得到了提高，从而为后续回刻蚀初始硬掩膜层145做准备，进而后续回刻蚀初始硬掩膜层145后，剩余的初始硬掩膜层145顶部的平坦度也得到了提高。
回刻蚀部分厚度的初始硬掩膜层145，从而使硬掩膜层150的高度满足工艺要求，且通过回刻蚀的方式去除部分厚度初始掩膜层145，刻蚀效率较高。
本实施例中，采用等离子体刻蚀工艺回刻蚀部分厚度的初始硬掩膜层145，有利于提高刻蚀精度和刻蚀效率。
本实施例中，以去除栅极掩膜层120为例，硬掩膜层150相应直接形成于栅极结构110上，有利于提高硬掩膜层150的形成质量。在其他实施例中，当不去除栅极掩膜层时，形成硬掩膜层的步骤相应包括：在层间介质层上形成硬掩膜材料层，硬掩膜材料层的厚度设置为至少覆盖栅极结构的侧壁，硬掩膜材料层与栅极掩膜层构成硬掩膜层。
参考图11至图12，图11是俯视图，图12中12a是图11沿BB1割线的剖面图，12b是图11沿CC1割线的剖面图，在硬掩膜层150中形成露出栅极结构110的掩膜开口200，掩膜开口200的延伸方向与栅极结构110的延伸方向垂直。
形成掩膜开口200后，剩余的硬掩膜层150作为后续刻蚀栅极结构110的刻蚀掩膜。
本实施例中，硬掩膜层150覆盖栅极结构110顶部以及层间介质层140露出的栅极结构110侧壁，因此，在形成掩膜开口200的过程中，仅需对硬掩膜层150进行刻蚀即可露出栅极结构110的顶部，层间介质层140不会暴露在刻蚀环境中，从而有利于降低层间介质层140受损的概率，进而有利于精确控制层间介质层140的高度、提高层间介质层140的高度一致性。
而且，与对层间介质层和栅极掩膜层两个材料层进行刻蚀从而露出栅极结构相比，本实施例仅需刻蚀硬掩膜层150即可形成露出栅极结构110的掩膜开口200，有利于降低形成掩膜开口200的工艺难度、增大形成掩膜开口200的工艺窗口，相应提高了掩膜开口200的剖面形貌质量，进而在后续去除掩膜开口200露出的栅极结构110的步骤中，有利于提高刻蚀栅极结构110的工艺效果。
本实施例中，采用等离子体刻蚀工艺刻蚀硬掩膜层150，形成掩膜开口200。等离子体刻蚀工艺的刻蚀精度和刻蚀效率均较高。
具体地，等离子体刻蚀工艺的刻蚀气体包括CH3F和O2。
参考图13至图14，图13是基于图11的俯视图，图14中14a是图13沿BB1割线的剖面图，14b是图13沿CC1割线的剖面图，以所述硬掩膜层150为掩膜，去除所述掩膜开口200露出的所述栅极结构110，形成由层间介质层140和剩余的栅极结构110围成的隔离开口300。
去除掩膜开口200露出的栅极结构110，从而实现对栅极结构110的切断。
在去除掩膜开口200露出的栅极结构110时，由于层间介质层140上形成有硬掩膜层150，层间介质层140也不会暴露在刻蚀环境中，从而有利于降低层间介质层140受损的概率，进而有利于精确控制层间介质层140的高度、提高层间介质层140的高度一致性。
而且，本实施例掩膜开口200的剖面形貌质量较好，相应地，在去除掩膜开口200露出的栅极结构110的步骤中，有利于提高刻蚀栅极结构110的工艺效果，所形成隔离开口300的剖面形貌质量也较好，相应有利于提高后续形成于隔离开口300中隔离结构的隔离效果。
本实施例中，采用干法刻蚀工艺去除掩膜开口200露出的栅极结构110。
参考图15至图16，图15是基于图13的俯视图，图16中16a是图15沿BB1割线的剖面图，16b是图15沿CC1割线的剖面图，在隔离开口300和掩膜开口200中形成隔离结构160。
隔离结构160用于实现栅极结构110之间的电隔离。
因此，隔离结构160的材料为绝缘材料。本实施例中，隔离结构160与硬掩膜层150的材料相同，隔离结构160的材料为氮化硅。
后续还包括：去除高于栅极结构110的硬掩膜层150的步骤，剩余的硬掩膜层150作为保护层；去除保护层露出的栅极结构110，在层间介质层140中形成栅极开口；在栅极开口中形成金属栅结构，形成金属栅结构的步骤中通常还包括研磨工艺，通过使隔离结构160与硬掩膜层150的材料相同，从而在后续去除高于栅极结构110的硬掩膜层150时，还能够一并去除高于栅极结构110的隔离结构160，有利于提高工艺兼容性，且有利于提高研磨工艺的工艺效果。
其他实施例中，隔离结构的材料还可以为氧化硅或氮氧化硅等介质材料。
需要说明的是，本实施例中，栅极结构110为伪栅结构，因此，形成隔离结构160后，形成方法还包括：
参考图17和图18，图17是基于图15的俯视图，图18中18a是图17沿AA1割线的剖面图，18b是图17沿CC1割线的剖面图，去除高于栅极结构110的硬掩膜层150(如图16所示)，剩余的硬掩膜层150作为保护层170。
去除高于栅极结构110的硬掩膜层150，从而露出栅极结构110的顶部，为后续去除栅极结构110提供工艺基础。
后续还包括去除栅极结构110、以及形成金属栅结构，保护层170能够在去除栅极结构110和形成金属栅结构的过程中，保护层间介质层140的顶部，降低层间介质层140的顶部受到损伤的概率，有利于进一步精确控制层间介质层140的高度、提高层间介质层140的高度一致性，进而在形成金属栅结构后，相应有利于精确控制金属栅结构的高度、提高金属栅结构的高度一致性。
本实施例中，采用等离子体刻蚀工艺去除高于栅极结构110的硬掩膜层150。通过采用等离子体刻蚀工艺，有利于精确控制对硬掩膜层150的刻蚀厚度。
需要说明的是，本实施例中，隔离结构160与硬掩膜层150的材料相同，在去除高于栅极结构110的硬掩膜层150的步骤中，还去除高于栅极结构110的隔离结构160，从而为后续制程提供平坦的表面。
参考图19，包括19a和19b，19a是基于图18a的剖面图，19b是基于18b的剖面图，去除保护层170露出的栅极结构110，在层间介质层140中形成栅极开口400。栅极开口400用于为后续形成金属栅结构提供空间位置。
在去除栅极结构110的过程中，层间介质层140上形成有保护层170，因此，层间介质层140受到损伤的几率较小。
参考图20至图22，图20中20a是基于图19a的剖面图，20b是基于图19b的剖面图，图21是基于图20a的剖面图，图22是基于图21的剖面图，在栅极开口400(如图19所示)中形成金属栅结构180(如图22所示)。
金属栅结构180作为器件栅极结构，用于控制器件工作时导电沟道的开启或关断。金属栅结构180包括栅介质层(图未示)、位于栅介质层上的功函数层(图未示)、以及位于功函数层上且填充栅极开口400的栅电极层(图未示)。
具体地，栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，栅介质层的材料为HfO2。在其他实施例，栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
功函数层用于调节所形成晶体管的阈值电压。
当形成PMOS时，功函数层为P型功函数层。功函数层的材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev；功函数层的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。
当形成为NMOS时，功函数层为N型功函数层。功函数层的材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev；功函数层的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。
栅电极层作为电极，用于实现金属栅结构180与外部电路的电连接。本实施例中，栅电极层的材料为W。在其他实施例中，栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，形成金属栅结构180的步骤包括：
如图20所示，在栅极开口400中填充金属栅材料层(图未示)，金属栅材料层的顶面高于保护层170的顶面；采用化学机械研磨工艺对金属栅材料层进行第一研磨处理，使第一研磨处理后的金属栅材料层顶面与保护层170顶面相齐平，第一研磨处理后的金属栅材料层作为初始金属栅结构175。
本实施例中，形成金属栅材料层的步骤包括：形成保形覆盖栅极开口400底部和侧壁的栅介质膜，栅介质膜还覆盖保护层170；形成保形覆盖栅介质膜的功函数膜；在功函数膜上形成填充栅极开口400的栅电极材料层，栅电极材料层还覆盖保护层170。
具体地，形成栅介质膜和功函数膜的工艺可以为原子层沉积工艺。
形成栅电极材料层的工艺可以为化学气相沉积工艺。
初始金属栅结构175用于形成金属栅结构。
通过第一研磨处理，从而露出保护层170，为后续去除保护层170做准备。
在第一研磨处理的过程中，保护层170与金属栅材料层的材料不同，从而易于使化学机械研磨工艺停在保护层170上，从而提高初始金属栅结构175的高度一致性。而且，保护层170的材料的机械强度比较大，有利于降低初始金属栅结构175和保护层170顶面凹陷的概率。
在进行第一研磨处理的过程中，保护层170能够对层间介质层140起到保护作用，从而降低层间介质层140受损的几率。
如图21所示，去除保护层170。从而露出层间介质层140，为后续去除高于层间介质层140的初始金属栅结构175做准备。
本实施例中，可以采用等离子体刻蚀工艺或磷酸溶液去除保护层170。
本实施例中，隔离结构160与保护层170的材料相同，因此，去除保护层170的过程中，还去除高于层间介质层140的隔离结构160，从而为后续第二研磨处理提供平坦的表面。
如图22所示，去除保护层170后，采用化学机械研磨工艺对初始金属栅结构175进行第二研磨处理，使第二研磨处理后的初始金属栅结构175顶面与层间介质层140顶面相齐平，剩余的初始金属栅结构175作为金属栅结构180。
初始金属栅结构175与层间介质层140的材料不同，从而通过采用化学机械研磨工艺，易于以层间介质层140顶面为停止位置。
相应的，本发明还提供一种半导体结构。参考图15和图16，图15是俯视图，图16中16a是图15沿BB1割线的剖面图，16b是图15沿CC1割线的剖面图，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底100；多个分立的栅极结构110(如图12所示)，位于基底100上；层间介质层140，位于栅极结构110露出的基底100上，层间介质层140的顶面低于栅极结构110的顶面；硬掩膜层150，覆盖层间介质层140和栅极结构110，硬掩膜层150中形成有露出栅极结构110的掩膜开口200(如图14所示)，掩膜开口200的延伸方向与栅极结构110的延伸方向垂直；隔离开口300(如图14所示)，贯穿掩膜开口200露出的栅极结构110；隔离结构160，填充于隔离开口300和掩膜开口200中。
层间介质层140顶面低于栅极结构110顶面，且硬掩膜层150覆盖层间介质层140和栅极结构110，也就是说，硬掩膜层150覆盖栅极结构110的顶部、以及层间介质层140露出的栅极结构110侧壁，因此，掩膜开口200形成于硬掩膜层150中，掩膜开口200不需露出层间介质层140，从而层间介质层140在掩膜开口200的形成过程中受损的几率低；而且，隔离开口300通过去除掩膜开口200露出的栅极结构110形成，由于层间介质层140上形成有硬掩膜层150，层间介质层140顶部也不会暴露在去除掩膜开口200露出的栅极结构110的刻蚀环境中，以上两方面均有利于降低层间介质层140受损的概率，进而有利于精确控制层间介质层140的高度、提高层间介质层140的高度一致性。
此外，本实施例形成掩膜开口200时仅需对硬掩膜层150进行刻蚀，掩膜开口200的形成难度较低、形成掩膜开口200的工艺窗口相应较大，有利于提高掩膜开口200的剖面形貌质量，进而在去除掩膜开口200露出的栅极结构110以形成隔离开口300时，相应有利于提高隔离开口300的剖面形貌质量，进而提高隔离结构160的隔离效果。
基底100为半导体结构的形成提供工艺平台。
本实施例中，基底100为平面型基底，基底100相应仅包括衬底。本实施例中，衬底的材料为硅。
本实施例中，栅极结构110为伪栅结构，用于为后续形成金属栅结构占据空间位置。本实施例中，栅极结构110为单层结构，仅包括栅极层。
本实施例中，栅极层的材料为多晶硅。
半导体结构还包括：侧墙115，位于栅极结构110的侧壁上。侧墙115还位于隔离结构160的侧壁上。侧墙115用于保护栅极结构110的侧壁。
半导体结构通常还包括：源漏掺杂层(图未示)，位于栅极结构110两侧的基底100中，侧墙115还用于定义源漏掺杂层的形成区域。
本实施例中，侧墙115为单层结构，侧墙115的材料为氮化硅。
需要说明的是，关于源漏掺杂层的相关描述，本实施例在此不再赘述。
层间介质层140用于隔离相邻器件。
本实施例中，栅极结构110为伪栅结构，后续还会在栅极结构110位置处形成金属栅结构，因此，层间介质层140的高度相应还用于定义后续金属栅结构的高度，相应地，后续金属栅结构的高度也能够得到精确控制。
本实施例中，层间介质层140的材料为氧化硅。
层间介质层140顶面至栅极结构110顶面的距离不宜过小，也不宜过大。如果所述距离过小，则层间介质层140顶面与栅极结构110顶面的距离相应过近，在形成掩膜开口200时，也容易增加对层间介质层140造成误刻蚀的风险；由于层间介质层140还用于定义后续金属栅结构的高度，如果所述距离过大，容易导致后续金属栅结构的高度过小，或者，为使金属栅结构的高度满足工艺要求，栅极结构110的高度过大，容易增大工艺风险和工艺难度。为此，本实施例中，层间介质层140顶面至栅极结构110顶面的距离为10纳米至50纳米。
硬掩膜层150用于作为对栅极结构110进行切断以形成隔离开口300的刻蚀掩膜。本实施例中，硬掩膜层150覆盖栅极结构110的顶部以及层间介质层140露出的栅极结构110侧壁。
本实施例中，硬掩膜层150的材料为氮化硅。栅极结构110的材料与氮化硅之间具有较高的刻蚀选择性，从而在去除掩膜开口200露出的栅极结构110时，硬掩膜层150能够作为刻蚀掩膜，且在该步骤中，易于使栅极结构110和硬掩膜层150之间实现较高的刻蚀选择比，进而有利于提高去除栅极结构110以形成隔离开口300的工艺效果。而且，层间介质层140的材料与氮化硅之间也具有较高的刻蚀选择比，在刻蚀硬掩膜层150形成掩膜开口200、以及去除掩膜开口200露出的栅极结构110的步骤中，也易于实现较大的刻蚀选择比，从而降低对层间介质层140造成误刻蚀的概率。
在其他实施例中，根据栅极结构的材料、以及层间介质层的材料，硬掩膜层的材料还可以为氮化铝、氮化硼或碳化硼。
位于栅极结构110上的硬掩膜层150的厚度不宜过小，也不宜过大。如果所述厚度过小，则在硬掩膜层150中形成掩膜开口后，容易降低硬掩膜层150用于作为刻蚀掩膜的效果；如果所述厚度过大，则形成硬掩膜层150的时间相应过长，容易浪费生产时间，且本实施例的栅极结构110为伪栅结构，后续还会去除高于栅极结构110的硬掩膜层150，位于栅极结构110上的硬掩膜层150的厚度过大，容易增加后续去除高于栅极结构110的硬掩膜层150花费的时间和去除难度。为此，本实施例中，位于栅极结构110上的硬掩膜层150的厚度为15纳米至50纳米。
隔离开口用于实现对栅极结构110的切断。
隔离结构160用于实现栅极结构110之间的电隔离。
本实施例中，隔离结构160与硬掩膜层150的材料相同，隔离结构160的材料为氮化硅。后续还包括：去除高于栅极结构110的硬掩膜层150的步骤，剩余的硬掩膜层150作为保护层；去除保护层露出的栅极结构110，在层间介质层140中形成栅极开口；在栅极开口中形成金属栅结构，形成金属栅结构通常还包括研磨工艺，通过使隔离结构160的材料与硬掩膜层150的材料相同，从而后续在去除高于栅极结构110的硬掩膜层150时，还一并去除高于栅极结构110的隔离结构160，有利于提高工艺兼容性，还有利于提高后续研磨工艺的工艺效果。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有多个分立的栅极结构；
在所述栅极结构露出的基底上形成层间介质层，所述层间介质层的顶面低于所述栅极结构的顶面；
形成覆盖所述层间介质层和栅极结构的硬掩膜层；
在所述硬掩膜层中形成露出所述栅极结构的掩膜开口，所述掩膜开口的延伸方向与栅极结构的延伸方向垂直；
以所述硬掩膜层为掩膜，去除所述掩膜开口露出的所述栅极结构，形成由层间介质层和剩余的栅极结构围成的隔离开口；
在所述隔离开口和掩膜开口中形成隔离结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述层间介质层的步骤包括：在所述栅极结构露出的基底上形成初始介质层，所述初始介质层还覆盖所述栅极结构的顶部；
回刻蚀部分厚度的所述初始介质层，使剩余的初始介质层露出所述栅极结构的部分侧壁，剩余的初始介质层作为所述层间介质层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述栅极结构的顶部还形成有栅极掩膜层，所述栅极结构的侧壁上还形成有侧墙，所述侧墙与所述栅极掩膜层的材料相同；
回刻蚀部分厚度的所述初始介质层的步骤包括：对所述初始介质层进行第一回刻蚀，使第一回刻蚀后的初始介质层顶面高于所述栅极结构的顶面，且第一回刻蚀后的所述初始介质层露出所述栅极掩膜层；在所述第一回刻蚀后，对所述初始介质层进行第二回刻蚀，使第二回刻蚀后的初始介质层露出所述侧墙的部分侧壁；
在所述第一回刻蚀后，对所述初始介质层进行第二回刻蚀之前，所述形成方法还包括：去除所述栅极掩膜层，露出所述栅极结构的顶部。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构为伪栅结构；
形成所述隔离结构后，所述形成方法还包括：去除高于所述栅极结构的硬掩膜层，剩余的硬掩膜层作为保护层；
去除所述保护层露出的所述栅极结构，在所述层间介质层中形成栅极开口；
在所述栅极开口中形成金属栅结构。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述金属栅结构的步骤包括：在所述栅极开口中填充金属栅材料层，所述金属栅材料层的顶面高于所述保护层的顶面；
采用化学机械研磨工艺对所述金属栅材料层进行第一研磨处理，使第一研磨处理后的金属栅材料层顶面与所述保护层顶面相齐平，第一研磨处理后的金属栅材料层作为初始金属栅结构；
去除所述保护层；
去除所述保护层后，采用化学机械研磨工艺对所述初始金属栅结构进行第二研磨处理，使第二研磨处理后的初始金属栅结构顶面与所述层间介质层顶面相齐平，剩余的所述初始金属栅结构作为所述金属栅结构。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，采用等离子体刻蚀工艺去除高于所述栅极结构的硬掩膜层。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，采用等离子体刻蚀工艺或磷酸溶液去除所述保护层。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，采用等离子体刻蚀工艺刻蚀所述硬掩膜层，形成所述掩膜开口。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述硬掩膜层的工艺包括化学气相沉积工艺。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述硬掩膜层的步骤包括：形成覆盖所述层间介质层和栅极结构的初始硬掩膜层；
采用化学机械研磨工艺平坦化所述初始硬掩膜层；
采用化学机械研磨工艺平坦化所述初始硬掩膜层后，回刻蚀部分厚度的所述初始硬掩膜层，剩余的所述初始硬掩膜层作为所述硬掩膜层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述层间介质层的步骤中，所述层间介质层顶面至所述栅极结构顶面的距离为10纳米至50纳米。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述硬掩膜层的步骤中，位于所述栅极结构上的硬掩膜层的厚度为15纳米至50纳米。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述硬掩膜层的材料包括氮化硅、氮化铝、氮化硼或碳化硼。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离结构的材料与所述硬掩膜层的材料相同。
15.一种半导体结构，其特征在于，包括：
基底；
多个分立的栅极结构，位于所述基底上；
层间介质层，位于所述栅极结构露出的基底上，所述层间介质层的顶面低于所述栅极结构的顶面；
硬掩膜层，覆盖所述层间介质层和栅极结构，所述硬掩膜层中形成有露出所述栅极结构的掩膜开口，所述掩膜开口的延伸方向与栅极结构的延伸方向垂直；
隔离开口，贯穿所述掩膜开口露出的栅极结构；
隔离结构，填充于所述隔离开口和掩膜开口中。
16.如权利要求15所述的半导体结构，其特征在于，所述硬掩膜层的材料包括氮化硅、氮化铝、氮化硼或碳化硼。
17.如权利要求15所述的半导体结构，其特征在于，位于所述栅极结构上的硬掩膜层的厚度为15纳米至50纳米。
18.如权利要求15所述的半导体结构，其特征在于，所述层间介质层顶面至所述栅极结构顶面的距离为10纳米至50纳米。
19.如权利要求15所述的半导体结构，其特征在于，所述隔离结构的材料与所述硬掩膜层的材料相同。
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