CN109698119A - 一种半导体器件的制造方法和半导体器件 - Google Patents
一种半导体器件的制造方法和半导体器件 Download PDFInfo
- Publication number
- CN109698119A CN109698119A CN201710995807.7A CN201710995807A CN109698119A CN 109698119 A CN109698119 A CN 109698119A CN 201710995807 A CN201710995807 A CN 201710995807A CN 109698119 A CN109698119 A CN 109698119A
- Authority
- CN
- China
- Prior art keywords
- dummy gate
- material layer
- gate material
- layer
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 150
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000000463 material Substances 0.000 claims abstract description 290
- 238000000034 method Methods 0.000 claims abstract description 158
- 239000000758 substrate Substances 0.000 claims abstract description 97
- 238000005530 etching Methods 0.000 claims abstract description 93
- 230000008569 process Effects 0.000 claims abstract description 43
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 25
- 238000009826 distribution Methods 0.000 claims abstract description 22
- 239000002184 metal Substances 0.000 claims abstract description 12
- 239000000126 substance Substances 0.000 claims description 32
- 230000004888 barrier function Effects 0.000 claims description 29
- 239000013078 crystal Substances 0.000 claims description 27
- 238000003701 mechanical milling Methods 0.000 claims description 17
- 238000005516 engineering process Methods 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 4
- 239000004744 fabric Substances 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 31
- 238000005520 cutting process Methods 0.000 abstract description 25
- 239000003989 dielectric material Substances 0.000 description 10
- 238000000227 grinding Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000004043 dyeing Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种半导体器件的制造方法和半导体器件，所述方法包括：提供半导体衬底；在所述半导体衬底上形成虚拟栅极材料层，其中，所虚拟栅极材料层包括从下到上依次层叠的第一虚拟栅极材料层、虚拟栅极硬掩膜层和第二虚拟栅极材料层，其中，所述第一虚拟栅极材料层在所述半导体衬底上的分布具有一致的高度。根据本发明的半导体器件的制造方法，通过分步去除虚拟材料层取代一次性去除虚拟材料层有效减少了在涉及虚拟材料层去除步骤的栅极切断工艺与金属栅极形成工艺中因不同开口尺寸造成的负载效应所引起的栅极材料去除速率的不同，从而减小了刻蚀工艺导致在栅极去除或切断工艺中发生局部过刻蚀或局部欠刻蚀，最终提升了半导体器件的性能。
Description
技术领域
本发明涉及半导体制造领域，具体而言涉及一种半导体器件的制造方法和半导体器件。
背景技术
随着半导体器件尺寸的逐渐减小，对半导体制造的紧密控制的要求也越来越高，在同一半导体晶圆上往往集成多种具有不同尺寸的晶体管以最大限度的实现集成，不同晶体管的集成同一也涉及到多种工艺的集成，其中晶体管栅极的形成工艺就是半导体器件制造过程中常常涉及到的工艺集成中的至关重要的一步。
晶体管中栅极的形成工艺包括先在半导体上拟形成晶体管栅极的位置形成条状虚拟栅极，在形成条状虚拟栅极之后采用栅极切断(Poly Cut或Gate Cut)工艺对条状虚拟栅极进行切断以形成对应于不同晶体管或晶体管组合的独立栅极，同时，还包括去除虚拟栅极之后形成金属栅极的步骤。
然而，无论是形成条状虚拟栅极，采用栅极切断技术对条状虚拟栅极进行切断，还是去除虚拟栅极形成金属栅极的步骤中，只要涉及到不同开口尺寸的虚拟栅极材料的去除，就会在整个晶圆表面形成同程度的负载效应，这个负载效应导致不同开口尺寸的虚拟栅极去除速率不一致，从而导致虚拟栅极材料去除过程中不同程度的过刻蚀或欠刻蚀，影响晶体管的性能。
为此，本发明提供了一种新半导体器件制造方法，用以解决现有技术中的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种半导体器件的制造方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底上形成虚拟栅极材料层，其中，所虚拟栅极材料层包括从下到上依次层叠的第一虚拟栅极材料层、虚拟栅极硬掩膜层和第二虚拟栅极材料层，其中，所述第一虚拟栅极材料层在所述半导体衬底上的分布具有一致的高度。
示例性的，所述半导体衬底上形成有鳍片结构，其中所述第一虚拟栅极材料层顶部与所述鳍片结构顶部齐平。
示例性的，在所述半导体衬底上形成虚拟栅极材料层的步骤包括：
在所述形成有鳍片结构的半导体衬底上形成第一虚拟栅极材料层，其中所述第一虚拟栅极材料层与所述鳍片结构顶部齐平；
在所述第一虚拟栅极材料层上形成所述虚拟栅极硬掩膜层，所述虚拟栅极硬掩膜层覆盖所述鳍片结构顶部；
在所述虚拟栅极硬掩膜层上形成第二虚拟栅极材料层。
示例性的，所述鳍片结构顶部设置有阻挡层，在所述形成有鳍片结构的半导体衬底上形成第一虚拟栅极材料层的步骤包括：
在所述形成有鳍片结构的半导体衬底上形成第一虚拟栅极材料层；
执行第一虚拟栅极材料层化学机械研磨工艺，停止在所述阻挡层上；
执行第一虚拟栅极材料层回刻蚀工艺，以形成与所述鳍片结构顶部齐平的第一虚拟栅极材料层，露出所述阻挡层；
去除所述阻挡层。
示例性的，所述第一虚拟栅极材料层回刻蚀工艺包括第一回刻工艺和第二回刻蚀工艺；
所述第一回刻蚀工艺，用以修正所述第一虚拟栅极材料层化学机械研磨工艺后形成的局部非均匀分布；
所述第二回刻蚀工艺，用以去除所述鳍片结构顶部以上的第一虚拟栅极材料层并露出所述阻挡层。
示例性的，在所述虚拟栅极硬掩膜层上形成第二虚拟栅极材料层的步骤包括：
在所述虚拟栅极硬掩膜层上沉积第二虚拟栅极材料层；
执行第二虚拟栅极材料层化学机械研磨工艺。
示例性的，在所述半导体衬底上形成所述鳍片结构的步骤包括：
在所述半导体衬底上形成图案化的掩膜层，以所述图案化的掩膜层为掩膜刻蚀所述半导体衬底以形成沟槽；
在所述沟槽内填充隔离材料，并执行隔离材料化学机械研磨工艺，以去除所述沟槽以外的隔离材料；
执行隔离材料回刻蚀工艺，以形成所述鳍片结构。
示例性的，所述图案化的掩膜层为硬掩膜层，所述硬掩膜层构成所述鳍片结构顶部的阻挡层。
示例性的，所述隔离材料回刻蚀工艺包括第三回刻蚀工艺和第四回刻蚀工艺；
所述第三回刻蚀工艺，用以修正所述隔离材料化学机械研磨工艺形成的局部非均匀分布；
执行第四回刻蚀工艺，以形成所述鳍片结构。
示例性的，所述第一回刻蚀工艺和/或所述第三回刻蚀工艺为温控刻蚀工艺，所述温控刻蚀工艺通过控制刻蚀晶圆表面的温度分布控制所述刻蚀晶圆表面的刻蚀速率的分布。
示例性的，所述方法还包括在形成所述虚拟栅极材料层之后，形成条状虚拟栅极的步骤，所述条状虚拟栅极跨越多个有源区。
示例性的，在形成所述条状虚拟栅极之后执行栅极切断工艺，以形成与不同晶体管对应的独立虚拟栅极。
示例性的，所述方法还包括依次去除所述独立虚拟栅极的所述第二虚拟栅极材料层，所述虚拟栅极硬掩膜层和所述第一虚拟栅极材料层，并形成金属栅极。
本发明还提供了一种半导体器件，所述器件包括：
半导体衬底；和
形成在所述半导体衬底上的虚拟栅极材料层，其中，所述虚拟栅极材料层包括第一虚拟栅极材料层，虚拟栅极硬掩膜层和第二虚拟栅极材料层，所述第一虚拟栅极材料层在所述半导体衬底上的分布具有一致的高度。
示例性的，在所述半导体衬底上形成有鳍片结构，其中所述第一虚拟栅极材料层与所述鳍片结构顶部齐平。
示例性的，所述器件包括虚拟栅极结构，所述虚拟栅极结构包括所述形成在所述半导体衬底上的虚拟栅极材料层。
示例性的，所述虚拟栅极结构为跨越多个有源区的条状虚拟栅极或与不同晶体管对应的独立虚拟栅极。
根据本发明的半导体器件的制造方法，形成的虚拟栅极材料层包括从下到上依次层叠的第一虚拟栅极材料层、虚拟栅极硬掩膜层和第二虚拟栅极材料层，通过分步去除虚拟材料层取代现有技术中一次性去除虚拟材料层有效减少了在涉及虚拟材料层去除步骤的栅极切断工艺与金属栅极形成工艺中因不同开口尺寸造成的负载效应所引起的栅极材料去除速率的不同，从而减小了刻蚀工艺导致在栅极去除或切断工艺中发生局部过刻蚀或局部欠刻蚀，最终提升了半导体器件的性能。根据本发明的半导体器件也具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为一种半导体器件在栅极切断工艺中的结构示意图；
图2为根据本发明的一个实施例的、一种半导体器件的制造方法的流程图；
图3A-3P为根据本发明的一个实施例的、一种半导体器件的制造方法中所形成的半导体器件的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述的半导体器件的制造方法和半导体器件。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
接下来，本发明将以鳍片场效应晶体管为示例进行说明，以说明本发明所述的半导体器件的制造方法，需要理解的是，本发明以鳍片场效应晶体管为示例进行说明，仅仅是示例性的，任何晶体管，任何半导体器件涉及栅极工艺的制造过程均适用于本发明。
晶体管中栅极的形成工艺包括先在半导体上拟形成晶体管栅极的位置形成条状虚拟栅极，在形成条状虚拟栅极之后采用栅极切断(Poly Cut)工艺对条状虚拟栅极进行切断以形成对应于不同晶体管或晶体管组合的独立栅极，同时，还包括去除虚拟栅极之后形成金属栅极的步骤。
然而，无论是形成条状虚拟栅极，采用栅极切断技术对条状虚拟栅极进行切断，还是去除虚拟栅极形成金属栅极的步骤中，只要涉及到不同开口尺寸的虚拟栅极材料的去除，就会在整个晶圆表面形成同程度的负载效应，这个负载效应导致不同开口尺寸的虚拟栅极去除速率不一致。下面以栅极切断工艺为例，说明在栅极形成过程中涉及到的不同开口尺寸的情形。如图1所示，在半导体衬底100上形成有多个鳍片结构101，鳍片结构101之间由隔离结构102间隔，鳍片结构上形成有条状虚拟栅极103，所述条状虚拟栅极103跨越不同有源区，在栅极形成工艺中往往涉及将条状虚拟栅极103进行栅极切断的工艺，然而由于晶圆上往往涉及多个类型的晶体管，晶体管和晶体管之间具有不同的间隔，因而，在进行栅极切断工艺形成对应于不同晶体管的虚拟栅极过程中涉及不同开口尺寸的切断，如图1中在栅极切断工艺中作为切断条状虚拟栅极103的掩膜104的开口1041的尺寸较开口1042的尺寸大。从而形成不同开口尺寸切断时不同的切除速率，导致在栅极切断工艺中发生局部过刻蚀或局部欠刻蚀，这将在后续工艺中影响晶体管的性能。
为了解决现有技术中的技术问题，本发明提供了一种半导体器件的制造方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底上形成虚拟栅极材料层，其中，所虚拟栅极材料层包括从下到上依次层叠的第一虚拟栅极材料层、虚拟栅极硬掩膜层和第二虚拟栅极材料层，其中，所述第一虚拟栅极材料层在所述半导体衬底上的分布具有一致的高度。
下面参看图2，和图3A-3P对本发明的所提出的一种半导体器件的制造方法和半导体器件进行示例性说明，其中图2为根据本发明的一个实施例的一种半导体器件的制造方法的示例性流程图，图3A-3P为根据本发明的一个实施例的一种半导体器件的制造方法中所形成的半导体器件的结构示意图。
首先，参看图2，执行步骤S1：提供半导体衬底。
示例性的，半导体衬底的构成材料可以是未掺杂的单晶硅、掺有杂质的单晶硅、绝缘体上硅(SOI)等。示例性的，所述在半导体衬底上形成有有源区的掺杂硅衬底。示例性的，在半导体衬底上形成有鳍片结构。示例性的，所述在半导体衬底上形成鳍片结构的步骤包括：在所述半导体衬底上形成图案化的掩膜层，以所述图案化的掩膜层为掩膜刻蚀所述半导体衬底以形成沟槽；在所述沟槽内填充隔离材料，并执行隔离材料化学机械研磨工艺，以去除所述沟槽以外的隔离材料；执行隔离材料回刻蚀工艺，以形所述成鳍片结构。
下面参看图3A～3D对本实施例提出的在半导体衬底上形成鳍片结构的过程进行描述，需要理解的是，本实施例所提出的在半导体衬底上形成鳍片结构的过程仅仅是示例性的，本领域技术人员可以根据需要进行选择。
参看图3A，在半导体衬底300上形成图案化的掩膜层301，并以所述图案化掩膜层301为掩膜刻蚀所述半导体衬底300形成沟槽302，示例性的，所述图案化的掩膜层为硬掩膜层，如SiN层，采用硬掩膜层作为半导体衬底刻蚀的掩膜层考虑到后续涉及到化学机械研磨工艺的过程中所述硬掩膜层可以作为化学机械研磨的阻挡层，一方面避免后续化学机械研磨工艺再单独形成阻挡层，以减少工艺步骤，另一方面也对半导体衬底在后续不同工艺过程中起到保护作用，避免半导体衬底损伤。
参看图3B，在所述沟槽302内填充隔离材料303并执行隔离材料化学机械研磨工艺，停止在所述图案化的掩膜层301上。所述隔离材料可以任意类型的介电质材料，示例性的，如SiO2。
参看图3D，执行隔离材料回刻蚀工艺，以形成鳍片结构。示例性的，所述隔离材料回刻蚀工艺包括第一回刻蚀工艺和第二回刻蚀工艺；所述第一回刻蚀工艺，用以修正所述隔离材料在化学机械研磨工艺后的形成的局部非均匀分布；执行第二回刻蚀工艺，用以去除一定厚度的隔离材料形成鳍片结构。
由于化学机械研磨过程中，在晶圆整面的厚度上往往呈现不同区域的厚度均匀性不一致，示例性的，呈现出边缘厚中间薄的状态，如图3B所示，在执行完化学机械研磨之后，边缘3031的位置出现厚度较厚的状态。为进一步实现晶圆表面的平坦化，在化学机械研磨之后执行隔离材料层的回刻蚀，用以修正隔离材料化学机械研磨工艺形成的局部非均匀分布。示例性的，所述第一回刻蚀工艺采用温控刻蚀工艺完成，所述温控刻蚀工艺通过控制刻蚀晶圆表面的温度分布控制所述刻蚀晶圆表面的刻蚀速率的分布。示例性的，所温控刻蚀工艺通过干法等离子体设备中精确控制控制晶圆底部支撑晶圆的静电卡盘上各区域的控制温度实现对刻蚀工艺过程中刻蚀晶圆表面不同区域的温度的控制，从而控制晶圆表面不同区域的刻蚀速率，实现晶圆表面具有不同厚度值的区域的在完成刻蚀工艺后具有相同厚度。示例性的，所述温控刻蚀工艺采用C4F8、CH2F2、NF3的混合气体，在低压，高下电极偏压的条件下进行。如图3C所示，在执行隔离材料层的回刻蚀工艺之后，在晶圆表面形成具有均匀厚度的隔离材料303。在执行完第一回刻蚀工艺之后，继续执行第二回刻蚀工艺，以去除一定深度的隔离材料形成鳍片结构，所述第二回刻蚀工艺可以是本领域技术所熟知的任何去除隔离材料层的工艺，在此不再赘述。如图3D所示，在执行完隔离材料回刻蚀之后，在半导体衬底300上形成了鳍片结构304。需要理解的是，本实施例以先后执行第一回刻蚀工艺和第二回刻蚀工艺为示例说明形成鳍片结构的形成方式，仅仅是示例性的，本领域技术人员可以根据需要进行选择，任何回刻蚀隔离材料层形成鳍片结构的方法均适用于本发明。
接着，继续参看图2，执行步骤S2：在所述半导体衬底上形成虚拟栅极层，其中，所虚拟栅极材料层包括从下到上依次层叠的第一虚拟栅极材料层、虚拟栅极硬掩膜层和第二虚拟栅极材料层，其中，所述第一虚拟栅极材料层在所述半导体衬底上的分布具有一致的高度。
在半导体衬底上形成从下到上依次层叠的第一虚拟栅极材料层、虚拟栅极硬掩膜层和第二虚拟栅极材料层，使得后续采用刻蚀工艺去除虚拟栅极或者进行栅极切断工艺的过程中，形成由上至下依次去除第二虚拟栅极材料层，虚拟栅极硬掩膜层和第一虚拟栅极材料层的步骤。刻蚀过程中的负载效应是基于刻蚀图形的开口尺寸(掩膜图形的尺寸)不同而自带的、无法消除的固有属性。采用本发明的方法进行虚拟栅极的去除或切断工艺时，首先去除第二虚拟栅极材料层，在去除第二虚拟栅极材料层的过程中由于位于第二虚拟栅极材料层底部的虚拟栅极硬掩膜层的阻挡作用，有效避免因为负载效应导致各个不同开口尺寸下造成局部过刻蚀或局部欠刻蚀的情况出现，使得晶圆整个表面的第二虚拟栅极材料层可以同时去除。在去除虚拟栅极硬掩膜层后，进行剩下的第一虚拟栅极材料层的刻蚀工艺的过程中，由于第一虚拟栅极材料层具有在所述半导体衬底上的分布具有一致的高度，从而使后续刻蚀工艺的负载效应减小。相对于现有技术中，直接一步刻蚀工艺进行去除或切断虚拟栅极的过程，本发明将刻蚀去除或切断虚拟栅极的过程，通过形成包括第一虚拟栅极材料层、硬掩膜层和第二虚拟栅极材料层的虚拟栅极材料的方法，使得虚拟栅极材料层的去除过程分成三步进行，将最终去除虚拟栅极材料(即本实施例中去除第一虚拟栅极材料)的步骤限制在较现有虚拟栅极材料厚度小的范围内，从而减小负载效应，减小因不同开口尺寸导致的刻蚀速率不同，从而减小刻蚀工艺导致在栅极去除或切断工艺中发生局部过刻蚀或局部欠刻蚀，最终提升了半导体器件的性能。
下面，继续以鳍片场效应晶体管为例进行说明本发明的优点。
示例性的，所述第一虚拟栅极材料层顶部与所述鳍片结构顶部齐平。将第一虚拟栅极材料层与鳍片结构顶部设置为齐平结构，从而虚拟栅极硬掩膜层覆盖虚拟栅极结构顶部，可以使得在后续虚拟栅极材料去除过程中，在去除第一虚拟栅极材料层和虚拟栅极硬掩膜层的过程中避免对鳍片结构造成损伤，同时，又避免第一虚拟栅极材料层高于鳍片结构时对负载效应的减小起不到明显的效果。需要理解的是，本实施例以第一虚拟栅极材料层顶部与所述鳍片结构顶部齐平为示例进行说明仅仅是示例性的，所述第一虚拟栅极材料层具有高于、低于鳍片结构顶部的高度并不影响本发明原理的实现，在分步去除虚拟栅极材料层的过程中均可以起到将最终去除虚拟栅极材料(即去除第一虚拟栅极材料)的步骤限制在较现有虚拟栅极材料厚度小的范围内，从而减小负载效应，减小因不同开口尺寸导致的刻蚀速率不同，从而减小刻蚀工艺导致在栅极去除或切断工艺中发生局部过刻蚀或局部欠刻蚀。本领域技术人员可以根据需要进行调整。
示例性的，所述鳍片结构顶部还设置有阻挡层，在所述半导体衬底上形成虚拟栅极层的步骤包括：在所述形成有鳍片结构的半导体衬底上形成第一虚拟栅极材料层，其中所述第一虚拟栅极材料层与所述鳍片结构顶部齐平；在所述第一虚拟栅极材料层上形成所述虚拟栅极硬掩膜层，所栅极硬掩膜层覆盖所述鳍片结构顶部；在所述虚拟栅极硬掩膜层上形成第二虚拟栅极材料层。
示例性的，在所述形成有鳍片结构的半导体衬底上形成第一虚拟栅极材料层的步骤包括：在所述形成有鳍片结构的半导体衬底上形成第一虚拟栅极材料层；执行第一虚拟栅极材料化学机械研磨工艺，停止在所述阻挡层上；执行第一虚拟栅极材料回刻蚀工艺，以形成与所述鳍片结构顶部齐平的第一虚拟栅极材料层，露出所述阻挡层；去除所述阻挡层。
在本实施例中，所鳍片结构顶部设置的阻挡层通过鳍片结构形成过程中形成的图案化的掩膜层来设置。首先在所述半导体衬底上形成第一虚拟栅极材料层。所述第一虚拟栅极材料可以是多晶硅、无定形硅等，本领域技术人员可以根据需要进行选择，在此并不限定。示例性的，所述第一虚拟栅极材料为多晶硅，在所述半导体衬底上形成多晶硅层的方法包括化学气象沉积(CVD)、物理气象沉积(PVD)等。如图3E所示，在半导体衬底300上采用化学气象沉积(CVD)形成第一虚拟栅极材料层306，在形成第一虚拟栅极材料层306后执行化学机械研磨，以初步平坦化所述第一虚拟栅极材料层306，并停止在鳍片结构顶部的硬掩膜层上。如图3F所示，对第一虚拟栅极材料层306执行化学机械研磨后，去除位于鳍片结构304顶部以外的多余的第一虚拟栅极材料层，停止在鳍片结构顶部的图案化的掩膜层301之上。由于第一虚拟栅极材料层化学机械研磨工艺过程中，在晶圆整面的厚度上往往呈现不同区域的厚度均匀性不一致，示例性的，呈现出边缘厚中间薄的状态，如图3F所示，在执行完化学机械研磨之后，边缘3061的位置出现厚度较厚的状态。为进一步实现晶圆表面的平坦化，在化学机械研磨之后执行第一虚拟栅极材料回刻蚀工艺，用以修正化学机械研磨工艺形成的非均匀表面。
示例性的，所述第一虚拟栅极材料回刻蚀工艺包括第三回刻工艺和第四回刻蚀工艺；所述第三回刻蚀工艺，用以修正所述第一虚拟栅极材料在化学机械研磨工艺后形成的局部非均匀分布；所述第四回刻蚀工艺，用以去除所述鳍片结构顶部以上的第一虚拟栅极材料层，露出所述阻挡层。
示例性的，所述第三回刻蚀工艺采用温控刻蚀工艺完成，所述温控刻蚀工艺通过控制刻蚀晶圆表面的温度分布控制所述刻蚀晶圆表面的刻蚀速率的分布。示例性的，所温控刻蚀工艺通过干法等离子体设备中精确控制控制晶圆底部支撑晶圆的静电卡盘上各区域的控制温度实现对刻蚀工艺过程中刻蚀晶圆表面不同区域的温度的控制，从而控制晶圆表面不同区域的刻蚀速率，实现晶圆表面具有不同厚度值的区域的在完成刻蚀工艺后具有相同厚度。示例性的，所述温控刻蚀工艺采用C4F6、CH2F2、NF3的混合气体，在高压，低下电极偏压的条件下进行。在执行完第三回刻蚀工艺之后，继续执行第四回刻蚀工艺，以形成与所述鳍片结构顶部齐平的第一虚拟栅极材料层，露出所述阻挡层，所述第四回刻蚀工艺可以是本领域技术所熟知的任何去除第一虚拟栅极材料层的工艺，如干法或湿法刻蚀工艺，在此不再赘述。如图3G所示，在执行完隔离材料回刻蚀之后，在半导体衬底300上形成了与鳍片结构304的顶部齐平的第一虚拟栅极材料层306。需要理解的是，本实施例以先后执行第三回刻蚀工艺和第四回刻蚀工艺为示例说明形成第一虚拟栅极材料层的形成方式，仅仅是示例性的，本领域技术人员可以根据需要进行选择，任何形成具有厚度分布均匀的第一虚拟栅极材料层的方法均适用于本发明。
在形成具有厚度分布均匀的第一虚拟栅极材料层之后，还包括在形成与所述鳍片结构顶部齐平的第一虚拟栅极材料层的步骤之后去除所述鳍片结构顶部的阻挡层的步骤。所述去除鳍片结构顶部的阻挡层的步骤根据阻挡层的材料进行选择，示例的所述掩膜层为SiN掩膜时，采用干法等离子体刻蚀工艺，采用例如CHF3、O2的混合气体进行刻蚀。如图3H示出了，去除鳍片结构顶部的阻挡层层之后的器件结构示意图，其中半导体衬底300表面的鳍片结构304和第一虚拟栅极材料层306高度齐平。
在形成与鳍片结构顶部齐平的第一虚拟栅极材料层之后，进一步形成虚拟栅极硬掩膜层。所述虚拟栅极硬掩膜层可以是本领域基于人员所熟知的任何可以作为硬掩膜的材料，如SiN、SiO2等。示例性的，采用SiN作为虚拟栅极硬掩膜层，形成所述虚拟栅极硬掩膜层的方法可以是化学气象沉积(CVD)、原子层沉积(ALD)等类似的工艺，本领域技术人员可以根据需要选择，在此并不限定。如图3I所示，在形成与半导体衬底300上鳍片结构304顶部齐平的第一虚拟栅极材料层306后，在半导体衬底300上形成虚拟栅极硬掩膜层307，所述虚拟栅极硬掩膜层307覆盖鳍片结构304的顶部。
在形成虚拟栅极硬掩膜层之后，在虚拟栅极硬掩膜层上形成第二虚拟栅极材料层。示例性的，在所述虚拟栅极硬掩膜层上形成第二虚拟栅极材料层的步骤包括：在所述虚拟栅极硬掩膜层上沉积第二虚拟栅极材料层；执行化学机械研磨。所述第二虚拟栅极材料可以是多晶硅、无定形硅等，本领域技术人员可以根据需要进行选择，在此并不限定。示例性的，所述第一虚拟栅极材料为多晶硅，在所述半导体衬底上形成多晶硅层的方法包括化学气象沉积(CVD)、物理气象沉积(PVD)等。如图3J所示，在半导体衬底300上采用化学气象沉积(CVD)形成第二虚拟栅极材料层308，在形成第二虚拟栅极材料层308后执行化学机械研磨，以初步平坦化所述第二虚拟栅极材料层308。
至此，完成了对本发明的所涉及的半导体器件的制造方法的过程的介绍，下面基于前述涉及的内容，对本发明在半导体器件制造过程中对栅极结构的形成过程中改善因不同开口尺寸导致的刻蚀速率不同，减小刻蚀工艺导致在栅极去除或切断工艺中发生局部过刻蚀或局部欠刻蚀的原理进行进一步的介绍。
示例性的，所述方法还包括在形成所述虚拟栅极材料层之后，形成条状虚拟栅极的步骤，所述条状虚拟栅极跨越多个有源区。
在半导体衬底上形成跨越多个有源区的条状虚拟栅极的步骤包括：在半导体衬底上形成图案化的光刻胶层，所述图案化的光刻胶层露出拟形成虚拟栅极的区域；执行刻蚀工艺依次去除所述第二虚拟栅极材料层、所述虚拟栅极硬掩膜层和所述第一虚拟栅极材料层。所述刻蚀工艺可以是干法或湿法刻蚀工艺，所述刻蚀工艺针对第一虚拟栅极材料、虚拟栅极硬掩膜层和第二虚拟栅极材料之间材料的不同，具有不同的工艺参数，本领域技术人员可以根据需要进行选择。
下面参看图3K～3L对本实施例提出的在半导体衬底上形成虚拟栅极的结构的进行描述，其中图3K为根据图3J的器件结构A-A方向观测的截面结构示意图，图3L示出了根据本实施例的方法，在对图3K中的半导体器件进行刻蚀工艺后形成虚拟栅极的结构示意图。在执行完虚拟栅极形成工艺后，如图3K所示，栅极结构包括位于鳍片结构304的顶部的虚拟栅极硬掩膜层307和第二虚拟栅极材料层308，以及与鳍片结构304的顶部齐平的第一虚拟栅极材料层(位于鳍片结构304的前后侧，图中未示出)，其中条状虚拟栅极在垂直纸面的方向延伸跨越多个有源区。
示例性的，在形成跨越多个有源区的条状虚拟栅极之后形成源、漏极。示例性的，所述形成源、漏极的方法可以采用离子注入方法或在鳍片结构两侧形成凹槽并在凹槽内形成源漏掺杂层的方法。所述形成源、漏极的方法为本领域技术人员所熟知的方法，在此不再赘述。
示例性的，在形成条状虚拟栅极之后执行栅极切断工艺，以形成与不同晶体管对应的独立虚拟栅极。
通过执行刻蚀工艺依次去除所述第二虚拟栅极材料层、所述虚拟栅极硬掩膜层和所述第一虚拟栅极材料层的过程，完成虚拟栅极的切断工艺。首先去除第二虚拟栅极材料层，在去除第二虚拟栅极材料层的过程中由于位于第二虚拟栅极材料层底部的虚拟栅极硬掩膜层的阻挡作用，有效避免因不同切断开口尺寸导致的负载效应造成的局部过刻蚀或局部欠刻蚀的情况出现，使得晶圆整个表面的第二虚拟栅极材料层可以同时去除。在去除虚拟栅极硬掩膜层后，进行剩下的第一掩膜层的刻蚀工艺的过程中，由于第一虚拟栅极材料层具有在所述半导体衬底上均匀分布的厚度，从而使后续刻蚀工艺的负载效应减小。相对于现有技术中，直接一步刻蚀工艺进行去除或切断虚拟栅极的过程，本发明将刻蚀去除或切断虚拟栅极的过程，通过形成包括第一虚拟栅极材料层、虚拟栅极硬掩膜层和第二虚拟栅极材料层的虚拟栅极材料，使得刻蚀过程分成三步进行，将最终去除虚拟栅极材料(即本实施例中去除第一虚拟栅极材料)的步骤限制在较现有虚拟栅极材料厚度小的范围内，从而减小负载效应，减小因不同开口尺寸导致的刻蚀速率不同，从而减小刻蚀工艺导致在栅极去除或切断工艺中发生局部过刻蚀或局部欠刻蚀，最终提升了半导体器件的性能。
示例性的，所述栅极切断工艺的步骤包括：在所述半导体衬底上形成介质材料层，所述介质材料层与所述条状虚拟栅极的高度齐平；在所述介质材料层上形成图案化的光刻胶层，以露出所述条状虚拟栅极顶部的第三虚拟栅极材料层；去除拟切断区域的条状虚拟栅极的虚拟栅极材料层。
示例性的，为了便于填充和去除，且去除后不形成残留，所述介质材料层为有机材料层或无定形碳，所述有机材料层包括但不限于SOC(旋转涂布有机碳)材料层或NFC(热交联染色的酚醛聚合物)。如图3M所示，基于图3L中形成的半导体器件，在半导体衬底300上形成介质材料层309。在形成介质材料层之后，在所述半导体衬底的表面形成图案化的光刻胶层，并根据所述图案化的光刻胶层执行刻蚀工艺以完成栅极结构的切断。图3N示出了，执行完栅极切断工艺之后，由图3M中所示器件的B-B方向观测的器件结构示意图。其中虚线指示位于介质材料层309下方的鳍片结构3041和3042，鳍片结构3041和3042上对应独立虚拟栅极310，其中所述独立虚拟栅极310顶层为第二虚拟栅极材料层308。
示例性的，所方法还包括去除所述独立虚拟栅极的第二虚拟栅极材料层，所述硬掩膜层和所述第一虚拟栅极材料层，并形成栅极结构。如图3P所示，去除独立虚拟栅极310的第二虚拟栅极材料层308之后独立虚拟栅极310的最上层材料为虚拟栅极硬掩膜层307，由于具有虚拟栅极硬掩膜层307，在去除第二虚拟栅极材料308的过程中由于虚拟栅极硬掩膜层307阻挡作用，有效避免因不同栅极尺寸导致的负载效应造成的局部过刻蚀或局部欠刻蚀的情况出现，使得晶圆整个表面的第二虚拟栅极材料层308可以同时去除；接着，如图3O所示，去除独立虚拟栅极310的虚拟栅极硬掩膜层307之后露出鳍片结构3041和3042，剩余第一虚拟栅极材料层306，由于前述形成半导体器件的过程中，第一虚拟栅极材料层306在所述半导体衬底上的厚度均匀分布，在本实施例中，第一虚拟栅极材料层306具有与鳍片结构304顶部齐平的高度，从而后续去除的第一虚拟栅极材料层相对于现有技术直接一步刻蚀工艺进行去除的虚拟栅极材料的厚度小，从而减小负载效应，减小因不同开口尺寸导致的刻蚀速率不同，从而减小刻蚀工艺导致在栅极去除或切断工艺中发生局部过刻蚀或局部欠刻蚀，最终提升了半导体器件的性能。最后，去除第一虚拟栅极材料层。示例性的，在所述去除虚拟栅极之后形成金属栅极。所述形成金属栅极的方法可以采用本领域技术人员所熟知的方法，在此不再赘述。
本发明还提供了一种半导体器件，所述器件包括：
半导体衬底；和
形成在所半导体衬底上的虚拟栅极材料层，其中，所述虚拟栅极材料层包括第一虚拟栅极材料层，虚拟栅极硬掩膜层和第二虚拟栅极材料层，所述第一虚拟栅极材料层在所述半导体衬底上的分布具有一致的高度。
所述半导体衬底可以是未掺杂的单晶硅、掺有杂质的单晶硅、绝缘体上硅(SOI)等。示例性的，所述在半导体衬底上形成有有源区的掺杂硅衬底。所述第一虚拟栅极材料层和第二虚拟栅极材料层可以是多晶硅层或无定形硅层。所述虚拟栅极硬掩膜层，可以是任何硬掩膜层，如SiO2层或SiN层。
如图3K所示，半导体衬底300上从下到上形成有依次层叠的第一虚拟栅极材料层306、虚拟栅极硬掩膜层307和第二虚拟栅极材料层308，其中第一第一虚拟栅极材料层306、虚拟栅极硬掩膜层307和第二虚拟栅极材料层308共同构成虚拟栅极材料层。
形成在半导体衬底上的从下到上依次层叠的第一虚拟栅极材料层、虚拟栅极硬掩膜层和第二虚拟栅极材料层，使得后续采用刻蚀工艺去除虚拟栅极或者进行栅极切断工艺的过程中，形成由上至下依次去除第二虚拟栅极材料层，虚拟栅极硬掩膜层和第一虚拟栅极材料层的步骤。从而，在基于本发明的半导体器件形成栅极的过程中，涉及虚拟栅极的去除或切断工艺时，首先去除第二虚拟栅极材料层，在去除第二虚拟栅极材料层的过程中由于位于第二虚拟栅极材料层底部的虚拟栅极硬掩膜层的阻挡作用，有效避免因为负载效应导致各个不同开口尺寸下造成局部过刻蚀或局部欠刻蚀的情况出现，使得晶圆整个表面的第二虚拟栅极材料层可以同时去除。在去除虚拟栅极硬掩膜层后，进行剩下的第一虚拟栅极材料层的刻蚀工艺的过程中，由于第一虚拟栅极材料层具有在所述半导体衬底上均匀分布的厚度，从而使后续刻蚀工艺的负载效应减小。相对于现有技术中，直接一步刻蚀工艺进行去除或切断虚拟栅极的过程，本发明的半导体器件将刻蚀去除或切断虚拟栅极的过程，通过形成包括第一虚拟栅极材料层、硬掩膜层和第二虚拟栅极材料层的虚拟栅极材料的方法，使得虚拟栅极材料层的去除过程分成三步进行，将最终去除虚拟栅极材料(即本实施例中去除第一虚拟栅极材料)的步骤限制在较现有虚拟栅极材料厚度小的范围内，从而减小负载效应，减小因不同开口尺寸导致的刻蚀速率不同，从而减小刻蚀工艺导致在栅极去除或切断工艺中发生局部过刻蚀或局部欠刻蚀，最终提升了半导体器件的性能。示例性的，所述器件包括虚拟栅极结构，所述虚拟栅极结构包括所述形成在所述半导体衬底上的虚拟栅极材料层。
示例性的，在所述半导体衬底上还形成有鳍片结构，其中所述第一虚拟栅极材料层与所述鳍片结构顶部齐平。继续参看图3K，半导体衬底300上还形成有鳍片结构304，所述鳍片结构304被隔离结构3032所隔离，所述第一虚拟栅极材料层306的顶部与所述鳍片结构顶部齐平，虚拟栅极硬掩膜层307覆盖所述鳍片结构顶部。将第一虚拟栅极材料层与鳍片结构顶部设置为齐平结构，从而虚拟栅极硬掩膜层覆盖虚拟栅极结构顶部，可以使得在后续虚拟栅极材料去除过程中，在去除第一虚拟栅极材料层和虚拟栅极硬掩膜层的过程中避免对鳍片结构造成损伤，同时，又避免第一虚拟栅极材料层高于鳍片结构时对负载效应的减小起不到明显的效果。
示例性的，所述器件包括虚拟栅极结构，所述虚拟栅极结构包括所述形成在所述半导体衬底上的虚拟栅极材料层。
示例性的，所述虚拟栅极结构为跨越多个有源区的条状虚拟栅极。如图3L所示，半导体衬底300上形成有鳍片结构304，隔离结构3032，以及虚拟栅极结构，所述虚拟栅极结构包括有第一虚拟栅极材料层(未示出，在垂直于纸面的方向延伸)、虚拟栅极硬掩膜层307、以及第二虚拟栅极材料层308，所述虚拟栅极结构为跨越多个有源区的条状虚拟栅极。将条状虚拟栅极设置为本发明的包括第一虚拟栅极材料层，虚拟栅极硬掩膜层和第二虚拟栅极材料层的虚拟栅极材料层，从而在后续条状虚拟栅极的切断工艺中可以通过分步(至少三步)进行，将最终去除虚拟栅极材料(即本实施例中去除第一虚拟栅极材料)的步骤限制在较现有虚拟栅极材料厚度小的范围内，从而减小负载效应，减小因不同开口尺寸导致的刻蚀速率不同，从而减小刻蚀工艺导致在栅极去除或切断工艺中发生局部过刻蚀或局部欠刻蚀，最终提升了半导体器件的性能。示例性的，所述器件包括虚拟栅极结构，所述虚拟栅极结构包括所述形成在所述半导体衬底上的虚拟栅极材料层。
示例性的，所述虚拟栅极结构为与不同晶体管对应的独立虚拟栅极。如图3M所示，半导体衬底300上形成有鳍片结构304，隔离结构3032，以及虚拟栅极结构，所述虚拟栅极结构包括有第一虚拟栅极材料层(未示出，在垂直于纸面的方向延伸)、虚拟栅极硬掩膜层307、以及第二虚拟栅极材料层308，所述虚拟栅极结构为与不同晶体管对应的独立虚拟栅极。参看图3N，为图3M沿B-B方向观测的示意图。其中，虚线指示位于介质材料层309下方的鳍片结构3041和3042，鳍片结构3041和3042上对应独立虚拟栅极310，其中所述独立虚拟栅极310顶层为第二虚拟栅极材料层308。在去除虚拟栅极形成金属栅极的过程中，还包括在去除虚拟栅极之前在半导体衬底上形成的介质材料层309。将条状虚拟栅极设置为本发明的包括第一虚拟栅极材料层，虚拟栅极硬掩膜层和第二虚拟栅极材料层的虚拟栅极材料层，从而在后续去除虚拟栅极的过程中可以通过分步(至少三步，参看图3N-3P)进行，将最终去除虚拟栅极材料(即本实施例中去除第一虚拟栅极材料)的步骤限制在较现有虚拟栅极材料厚度小的范围内，从而减小负载效应，减小因不同开口尺寸导致的刻蚀速率不同，从而减小刻蚀工艺导致在栅极去除或切断工艺中发生局部过刻蚀或局部欠刻蚀，最终提升了半导体器件的性能。示例性的，所述器件包括虚拟栅极结构，所述虚拟栅极结构包括所述形成在所述半导体衬底上的虚拟栅极材料层。
综上所述，根据本发明的半导体器件的制造方法，形成的虚拟栅极材料层包括从下到上依次层叠的第一虚拟栅极材料层、虚拟栅极硬掩膜层和第二虚拟栅极材料层，通过分步去除虚拟材料层取代现有技术中一次性去除虚拟材料层有效减少了在涉及虚拟材料层去除步骤的栅极切断工艺与金属栅极形成工艺中因不同开口尺寸造成的负载效应所引起的栅极材料去除速率的不同，从而减小了刻蚀工艺导致在栅极去除或切断工艺中发生局部过刻蚀或局部欠刻蚀，最终提升了半导体器件的性能。根据本发明的半导体器件也具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (17)
1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底；
在所述半导体衬底上形成虚拟栅极材料层，其中，所虚拟栅极材料层包括从下到上依次层叠的第一虚拟栅极材料层、虚拟栅极硬掩膜层和第二虚拟栅极材料层，其中，所述第一虚拟栅极材料层在所述半导体衬底上的分布具有一致的高度。
2.如权利要求1所述的方法，其特征在于，所述半导体衬底上形成有鳍片结构，其中所述第一虚拟栅极材料层顶部与所述鳍片结构顶部齐平。
3.如权利要求2所述的方法，其特征在于，在所述半导体衬底上形成虚拟栅极材料层的步骤包括：
在所述形成有鳍片结构的半导体衬底上形成第一虚拟栅极材料层，其中所述第一虚拟栅极材料层与所述鳍片结构顶部齐平；
在所述第一虚拟栅极材料层上形成所述虚拟栅极硬掩膜层，所述虚拟栅极硬掩膜层覆盖所述鳍片结构顶部；
在所述虚拟栅极硬掩膜层上形成第二虚拟栅极材料层。
4.如权利要求3所述的方法，其特征在于，所述鳍片结构顶部设置有阻挡层，在所述形成有鳍片结构的半导体衬底上形成第一虚拟栅极材料层的步骤包括：
在所述形成有鳍片结构的半导体衬底上形成第一虚拟栅极材料层；
执行第一虚拟栅极材料层化学机械研磨工艺，停止在所述阻挡层上；
执行第一虚拟栅极材料层回刻蚀工艺，以形成与所述鳍片结构顶部齐平的第一虚拟栅极材料层，露出所述阻挡层；
去除所述阻挡层。
5.如权利要求4所述的方法，其特征在于，所述第一虚拟栅极材料层回刻蚀工艺包括第一回刻工艺和第二回刻蚀工艺；
所述第一回刻蚀工艺，用以修正所述第一虚拟栅极材料层化学机械研磨工艺后形成的局部非均匀分布；
所述第二回刻蚀工艺，用以去除所述鳍片结构顶部以上的第一虚拟栅极材料层并露出所述阻挡层。
6.如权利要求5所述的方法，其特征在于，在所述虚拟栅极硬掩膜层上形成第二虚拟栅极材料层的步骤包括：
在所述虚拟栅极硬掩膜层上沉积第二虚拟栅极材料层；
执行第二虚拟栅极材料层化学机械研磨工艺。
7.如权利要求5所述的方法，其特征在于，在所述半导体衬底上形成所述鳍片结构的步骤包括：
在所述半导体衬底上形成图案化的掩膜层，以所述图案化的掩膜层为掩膜刻蚀所述半导体衬底以形成沟槽；
在所述沟槽内填充隔离材料，并执行隔离材料化学机械研磨工艺，以去除所述沟槽以外的隔离材料；
执行隔离材料回刻蚀工艺，以形成所述鳍片结构。
8.如权利要求7所述的方法，其特征在于，所述图案化的掩膜层为硬掩膜层，所述硬掩膜层构成所述鳍片结构顶部的阻挡层。
9.如权利要求7所述的方法，其特征在于，所述隔离材料回刻蚀工艺包括第三回刻蚀工艺和第四回刻蚀工艺；
所述第三回刻蚀工艺，用以修正所述隔离材料化学机械研磨工艺形成的局部非均匀分布；
执行第四回刻蚀工艺，以形成所述鳍片结构。
10.如权利要求9所述的方法，其特征在于，所述第一回刻蚀工艺和/或所述第三回刻蚀工艺为温控刻蚀工艺，所述温控刻蚀工艺通过控制刻蚀晶圆表面的温度分布控制所述刻蚀晶圆表面的刻蚀速率的分布。
11.如权利要求1所述的方法，其特征在于，所述方法还包括在形成所述虚拟栅极材料层之后，形成条状虚拟栅极的步骤，所述条状虚拟栅极跨越多个有源区。
12.如权利要求11所述的方法，其特征在于，在形成所述条状虚拟栅极之后执行栅极切断工艺，以形成与不同晶体管对应的独立虚拟栅极。
13.如权利要求12所述的方法，其特征在于，所述方法还包括依次去除所述独立虚拟栅极的所述第二虚拟栅极材料层，所述虚拟栅极硬掩膜层和所述第一虚拟栅极材料层，并形成金属栅极。
14.一种半导体器件，其特征在于，所述器件包括：
半导体衬底；和
形成在所述半导体衬底上的虚拟栅极材料层，其中，所述虚拟栅极材料层包括第一虚拟栅极材料层，虚拟栅极硬掩膜层和第二虚拟栅极材料层，所述第一虚拟栅极材料层在所述半导体衬底上的分布具有一致的高度。
15.如权利要求14所述的半导体器件，其特征在于，在所述半导体衬底上形成有鳍片结构，其中所述第一虚拟栅极材料层与所述鳍片结构顶部齐平。
16.如权利要求14所述的半导体器件，其特征在于，所述器件包括虚拟栅极结构，所述虚拟栅极结构包括所述形成在所述半导体衬底上的虚拟栅极材料层。
17.如权利要求16所述的半导体器件，其特征在于，所述虚拟栅极结构为跨越多个有源区的条状虚拟栅极或与不同晶体管对应的独立虚拟栅极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710995807.7A CN109698119B (zh) | 2017-10-23 | 2017-10-23 | 一种半导体器件的制造方法和半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710995807.7A CN109698119B (zh) | 2017-10-23 | 2017-10-23 | 一种半导体器件的制造方法和半导体器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109698119A true CN109698119A (zh) | 2019-04-30 |
| CN109698119B CN109698119B (zh) | 2021-02-19 |
Family
ID=66226048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710995807.7A Active CN109698119B (zh) | 2017-10-23 | 2017-10-23 | 一种半导体器件的制造方法和半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109698119B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112086401A (zh) * | 2019-06-12 | 2020-12-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN112447516A (zh) * | 2019-08-30 | 2021-03-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070284583A1 (en) * | 2003-10-03 | 2007-12-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US20090206406A1 (en) * | 2008-02-15 | 2009-08-20 | Willy Rachmady | Multi-gate device having a t-shaped gate structure |
| CN103839818A (zh) * | 2012-11-25 | 2014-06-04 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN103943499A (zh) * | 2013-01-22 | 2014-07-23 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
| CN104124168A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN104517845A (zh) * | 2013-09-27 | 2015-04-15 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
| CN105513969A (zh) * | 2014-09-26 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| TW201719769A (zh) * | 2015-11-16 | 2017-06-01 | 台灣積體電路製造股份有限公司 | 鰭式場效電晶體的製作方法 |
| CN106910685A (zh) * | 2015-12-23 | 2017-06-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| US20170243952A1 (en) * | 2016-02-21 | 2017-08-24 | United Microelectronics Corp. | Method for manufacturing transistor with sicn/siocn multilayer spacer |
-
2017
- 2017-10-23 CN CN201710995807.7A patent/CN109698119B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070284583A1 (en) * | 2003-10-03 | 2007-12-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US20090206406A1 (en) * | 2008-02-15 | 2009-08-20 | Willy Rachmady | Multi-gate device having a t-shaped gate structure |
| CN103839818A (zh) * | 2012-11-25 | 2014-06-04 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN103943499A (zh) * | 2013-01-22 | 2014-07-23 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
| CN104124168A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN104517845A (zh) * | 2013-09-27 | 2015-04-15 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
| CN105513969A (zh) * | 2014-09-26 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| TW201719769A (zh) * | 2015-11-16 | 2017-06-01 | 台灣積體電路製造股份有限公司 | 鰭式場效電晶體的製作方法 |
| CN106910685A (zh) * | 2015-12-23 | 2017-06-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| US20170243952A1 (en) * | 2016-02-21 | 2017-08-24 | United Microelectronics Corp. | Method for manufacturing transistor with sicn/siocn multilayer spacer |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112086401A (zh) * | 2019-06-12 | 2020-12-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN112447516A (zh) * | 2019-08-30 | 2021-03-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN112447516B (zh) * | 2019-08-30 | 2023-11-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109698119B (zh) | 2021-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2206151B1 (en) | Method for integrating nvm circuitry with logic circuitry | |
| CN107731846B (zh) | 提高沟道通孔均一性的三维存储器形成方法 | |
| CN104009036B (zh) | 制造多栅极器件的方法 | |
| US10388729B2 (en) | Devices and methods of forming self-aligned, uniform nano sheet spacers | |
| TWI613763B (zh) | 用於製作含絕緣體上覆矽基材之嵌入式記憶體裝置之方法 | |
| CN104934361A (zh) | 浅沟槽的制作方法及存储器件的制作方法 | |
| US11233137B2 (en) | Transistors and methods of forming transistors using vertical nanowires | |
| CN110739272A (zh) | 一种与堆叠纳米线或片兼容的输入输出器件及制备方法 | |
| CN111128713B (zh) | 一种改善NORD flash单元边界字线多晶硅残留的方法 | |
| CN109698119A (zh) | 一种半导体器件的制造方法和半导体器件 | |
| CN105633070B (zh) | 一种半导体器件及其制作方法 | |
| CN104425350B (zh) | 一种半导体器件及其制造方法 | |
| CN108122762B (zh) | 半导体结构及其形成方法 | |
| CN103151249A (zh) | 一种半导体器件的制造方法 | |
| CN110265358B (zh) | 半导体器件沟道的制作方法、半导体器件及其制造方法 | |
| CN208873722U (zh) | 3d存储器件 | |
| CN104752358B (zh) | 闪存器件及其形成方法 | |
| CN102254854B (zh) | 双沟槽隔离结构的形成方法 | |
| US20200083090A1 (en) | Method for Producing a Gate Cut Structure on an Array of Semiconductor Fins | |
| CN102226988B (zh) | 双沟槽隔离结构的形成方法 | |
| US8361849B2 (en) | Method of fabricating semiconductor device | |
| WO2015112282A1 (en) | Double patterning method of forming semiconductor active areas and isolation regions | |
| CN109560046A (zh) | 半导体结构及其形成方法 | |
| CN109148370A (zh) | 半导体结构及其形成方法 | |
| CN109300972A (zh) | Finfet器件及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |