CN105633070B

CN105633070B - 一种半导体器件及其制作方法

Info

Publication number: CN105633070B
Application number: CN201410593736.4A
Authority: CN
Inventors: 蒋运涛
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-10-29
Filing date: 2014-10-29
Publication date: 2018-12-21
Anticipated expiration: 2034-10-29
Also published as: CN105633070A

Abstract

本发明提供一种半导体器件及其制作方法，所述方法包括：提供半导体衬底，在半导体衬底的有源区或浅沟槽隔离结构区形成低的平台；在半导体衬底的表面和所述低的平台上形成多晶硅层；图案化所述多晶硅层，以形成位于低的平台上的若干对准标记和位于对准标记两侧的若干伪栅极，其中对准标记的顶面低于所述伪栅极的顶面；在所述半导体衬底、所述对准标记和所述伪栅极上形成层间介电层；对所述层间介电层执行平坦化步骤，停止于所述伪栅极的顶面上。根据本发明的制作方法，在有源区或浅沟槽隔离结构区形成低的平台，使形成对准标记的顶面低于层间介电层的顶面，在化学机械研磨过程中避免对对准标记的研磨损伤的产生，进而保证了套刻的对准精度。

Description

一种半导体器件及其制作方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法。

背景技术

随着半导体器件尺寸持续缩小到20nm节点甚至以下时，栅极接触变的越来越紧密，自从栅极接触短边缘变的越来越紧凑，静态随机存储器(SRAM)的良率对于套刻X也更加敏感。

于某些IC设计上，随着元件尺寸的缩小，需要将多晶硅栅极取代为金属栅极，以改善元件的效能。对于20nm节点器件的最主要的改变是引入了金属栅极替代传统的多晶硅栅极。为了形成金属栅极一般需要经过两次CMP过程，然而，两次CMP过程均会对多晶硅对准标记造成损伤。一旦对准标记不对称，则会导致对准位置的偏差或错误。因此，CMP过程对对准标记的损伤，会使套刻精度变差。

鉴于上述问题的存在，有必要提出一种新的方法，以避免工艺过程中对对准标记造成损伤。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明提供一种半导体器件的制作方法，包括：

提供半导体衬底，在所述半导体衬底的有源区或浅沟槽隔离结构区形成低的平台；

在所述半导体衬底的表面和所述低的平台上形成多晶硅层；

图案化所述多晶硅层，以形成位于所述低的平台上的若干对准标记和位于所述对准标记两侧的若干伪栅极，其中所述对准标记的顶面低于所述伪栅极的顶面；

在所述半导体衬底、所述对准标记和所述伪栅极上形成层间介电层；

对所述层间介电层执行平坦化步骤，停止于所述伪栅极的顶面上。

进一步，在所述半导体衬底的有源区形成所述低的平台的方法包括：

在所述半导体衬底表面上形成图案化的光刻胶，所述图案化的光刻胶暴露有源区；

以所述图案化的光刻胶为掩膜，对位于所述有源区的所述半导体衬底进行刻蚀，形成所述低的平台。

进一步，所述刻蚀深度为5～100埃。

进一步，形成所述浅沟槽隔离结构的方法包括：

在所述半导体衬底上形成图案化的硬掩膜层；

以所述图案化的硬掩膜层为掩膜，对所述半导体衬底进行刻蚀，以形成浅沟槽；

在所述浅沟槽内和所述硬掩膜层的表面上形成隔离材料层；

对所述隔离材料层进行化学机械研磨，停止于所述半导体衬底的表面上，以形成所述浅沟槽隔离结构，其中，在化学机械研磨碟形凹陷的作用下，所述浅沟槽隔离结构的顶面低于所述半导体衬底的顶面，以所述浅沟槽隔离结构的顶面作为所述低的平台。

进一步，在所述图案化多晶硅层的步骤中，利用光罩，在所述低的平台上的对准标记之间插入有多个条状多晶硅图案。

进一步，所述光罩上定义有对准标记主图案和位于所述对准标记主图案之间的若干条状图案。

进一步，所述光罩包括若干定义有对准标记主图案的第一子光罩和位于所述第一子光罩之间的定义有条状图形的若干第二子光罩。

进一步，在所述第一子光罩和所述第二子光罩之间、以及所述相邻第二子光罩之间还插入有若干透光的条状图形。

进一步，对所述层间介电层执行平坦化步骤之后，形成金属栅极结构，包括以下步骤：

去除所述对准标记两侧的所述伪栅极，形成沟槽；

在所述沟槽内和所述层间介电层的表面上形成金属栅极材料层；

进行化学机械研磨，停止于所述层间介电层的表面上，以形成所述金属栅极结构。

本发明还提供一种半导体器件，包括：

半导体衬底，位于所述半导体衬底的有源区或浅沟槽隔离结构区的低的平台；

位于所述低的平台上的若干对准标记，位于所述若干对准标记两侧的若干栅极结构，其中，所述对准标记的顶面低于所述栅极结构的顶面；

位于所述半导体衬底、所述对准标记和所述栅极结构上的层间介电层，所述层间介电层的顶面与所述栅极结构的顶面齐平。

进一步，在所述低的平台上的对准标记之间插入有多个条状多晶硅图案。

综上所述，根据本发明的制作方法，在有源区或浅沟槽隔离结构区形成低的平台，使形成对准标记的顶面低于层间介电层的顶面，在化学机械研磨过程中避免对对准标记的研磨损伤的产生，进而保证了套刻的对准精度，提高了器件的良率和性能。另外，形成低的平台的过程可采用现有的光罩，不会增加额外的成本。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-1F示出了现有的金属栅极的制作工艺依次实施所获得器件的剖面示意图；

图2A-2H示出了本发明实施例一中实施方式依次实施步骤所获得器件的剖面示意图；

图3示出了本发明实施例一中实施方式依次实施步骤的工艺流程图；

图4A-4H示出了本发明实施例二中实施方式依次实施步骤所获得器件的剖面示意图；

图5示出了本发明实施例二中实施方式依次实施步骤的工艺流程图；

图6A-6C示出了本发明对于图案化低的平台区域上多晶硅层可以使用的三种光罩的俯视图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

下面参考图1A-1F对现有的一种金属栅极的制作方法进行描述。

首先，如图1A所示，提供半导体衬底100，在所述半导体衬底上形成有层间介电层101，以及形成与所述层间介电层内的多晶硅对准标记102，和位于所述对准标记两侧的伪栅极结构103a和103b。

在所述层间介电层101上形成图案化的光刻胶层104a，所述图案化的光刻胶层暴露伪栅极结构103a。

接着，如图1B所示，去除暴露的伪栅极结构103a，形成沟槽，再将图案化的光刻胶层去除。在所述沟槽中和层间介电层101上形成金属栅极材料层105。

如图1C所示，执行化学机械研磨，去除层间介电层101表面上的金属栅极材料层，以形成金属栅极105a。由于多晶硅对准标记102的顶面与层间介电层齐平，在该步骤化学机械研磨过程中，对多晶硅对准标记102造成损伤。

如图1D所示，在层间介电层101上形成具有暴露伪栅极结构103b的开口的光刻胶层104b。

如图1E所示，去除伪栅极结构103b和光刻胶层104b，在层间介电层101上和沟槽内形成金属栅极材料层106。

如图1F所示，执行化学机械研磨，去除层间介电层101表面上的金属栅极材料层106，以形成金属栅极105b。在该步骤化学机械研磨过程中，对多晶硅对准标记102再次造成损伤。

两次化学机械研磨过程均会对多晶硅对准标记造成损伤。一旦对准标记不对称，则会导致对准位置的偏差或错误。因此，CMP过程对对准标记的损伤，会使套刻精度变差，进而影响器件的良率和性能。

实施例一

下面将参照图2A-2H对本发明的金属栅极的制作方法进行详细描述。

首先，如图2A所示，提供半导体衬底200，在所述半导体衬底200表面上形成图案化的光刻胶层201，所述图案化的光刻胶层201暴露有源区。

半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外，半导体衬底200上可以被定义有源区。为了简化，此处仅以一空白来表示半导体衬底200。

形成所述图案化的光刻胶层201的方法包括以下步骤：在所述半导体衬底的表面上涂覆光刻胶层，利用光罩对光刻胶层进行曝光，使用显影液进行显影，最终形成图案化的光刻胶层201，所述图案化的光刻胶层201暴露有源区。本实施例中，为了不增加成本，可以使用现有的KV光罩，也可以为其它任何适用的光罩，在此不作具体限制。

接着，如图2B所示，以所述图案化的光刻胶层201为掩膜，对位于所述有源区的所述半导体衬底200进行刻蚀，形成低的平台20。

可选用干法蚀刻或湿法蚀刻对所述半导体衬底进行刻蚀。干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或者激光切割。最好通过一个或者多个RIE步骤进行干法刻蚀。可选地，所述刻蚀深度为例如，等。但并不局限于上述范围，可根据实际工艺需要进行适当调整。进过本步骤的刻蚀过程，使得半导体衬底有源区的顶面高度降低，形成了低的平台20。

接着，如图2C所示，在所述半导体衬底200的表面和所述低的平台20上形成多晶硅层2021。

类似地，也可以采用数种方法的任何一个形成多晶硅层2021。非限制性实例包括化学气相沉积方法和物理气相沉积方法。

具体地，可采用多晶硅层2021的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层2021的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。可选地，多晶硅层2021的厚度为800到3000埃。

由于低的平台的存在，使得多晶硅层2021位于低的平台上方的顶面低于其两侧的多晶硅层的顶面。

接着，如图2D所示，图案化所述多晶硅层，以形成位于所述低的平台20上的若干对准标记202和位于所述对准标记两侧的若干伪栅极202a、202b，其中所述对准标记202的顶面低于所述伪栅极202a、202b的顶面。

形成所述对准标记202和所述伪栅极202a、202b的方法包括：在所述多晶硅层上形成光刻胶层，利用光罩对所述光刻胶层进行曝光/显影后，形成图案化的光刻胶层，以图案化的光刻胶层为掩膜，对多晶硅层进行刻蚀，以形成对准标记202和所述伪栅极202a、202b。具体地，可采用任何适用的光罩实现对光刻胶层的图案化。

为了防止后续步骤中CMP过程中，在低的平台处出现碟形凹陷，可进一步地，利用光罩，在所述低的平台20上的对准标记202之间插入有多个条状多晶硅图案。在此对于条状多晶硅图案的数量、宽度间距不作具体限制，其可根据具体CMP过程中产生碟形凹陷的深度来确定。

在一个示例中，所述光罩上定义有对准标记主图案和位于所述对准标记主图案之间的若干条状图案，所述条状图案可具有不同的宽度和间距，如图6A所示。

在另一个示例中，所述光罩包括若干定义有对准标记主图案的第一子光罩和位于所述第一子光罩之间的定义有条状图形的若干第二子光罩，如图6B所示。

在一个示例中，所述光罩包括若干定义有对准标记主图案的第一子光罩和位于所述第一子光罩之间的定义有条状图形的若干第二子光罩，在所述第一子光罩和所述第二子光罩之间、以及所述相邻第二子光罩之间还插入有若干透光的条状图形,如图6C所示。

接着，如图2E所示，在所述半导体衬底200、所述对准标记202和所述伪栅极202a、202b上形成层间介电层203。

层间介电层203可以使用例如SiO₂、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层203还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。可采用本领域技术人员熟知的任何方法形成所述层间介电层，例如，等离子体化学气相沉积、物理气相沉积、原子层衬底等方法。可选地，所述层间介电层的厚度为1000～5000埃。

接着，如图2F所示，对所述层间介电层203执行平坦化步骤，停止于所述伪栅极202a、202b的顶面上。

可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械研磨平坦化方法。化学机械研磨平坦化方法更常用。

接着，如图2G所示，去除所述对准标记两侧的所述伪栅极202a、202b，以形成沟槽，在所述沟槽内和所述层间介电层203的表面上形成金属栅极材料层204。

可通过实施刻蚀工艺以去除所述对准标记两侧的所述伪栅极202a、202b，以形成沟槽。刻蚀工艺可以包括干法刻蚀、湿法刻蚀或者干法刻蚀和湿法刻蚀的组合。

金属栅极材料层204的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成金属栅极材料层204。

接着，如图2H所示，进行化学机械研磨，停止于所述层间介电层203的表面上，以形成所述金属栅极结构204a、204b。

在本步骤中，由于对准标记202的顶面低于层间介电层203的顶面，因此执行化学机械研磨步骤时，不会对对准标记造成损伤。

综上所述，在有源区形成低的平台，使形成对准标记的顶面低于层间介电层的顶面，在化学机械研磨过程中避免对对准标记的研磨损伤的产生，进而保证了套刻的对准精度，提高了器件的良率和性能。另外，形成低的平台的过程可采用现有的光罩，不会增加额外的成本。

参照图3，其中示出了根据本发明一个实施方式制作具有金属栅极结构的半导体器件的的工艺流程图，用于简要示出整个制造工艺的流程。

在步骤301中，提供半导体衬底，在所述半导体衬底表面上形成图案化的光刻胶层，所述图案化的光刻胶层暴露有源区；

在步骤302中，以所述图案化的光刻胶层为掩膜，对位于所述有源区的所述半导体衬底进行刻蚀，形成低的平台；

在步骤303中，在所述半导体衬底的表面和所述低的平台上形成多晶硅层；

在步骤304中，图案化所述多晶硅层，以形成位于所述低的平台上的若干对准标记和位于所述对准标记两侧的若干伪栅极；

在步骤305中，在所述半导体衬底、所述对准标记和所述伪栅极上形成层间介电层；

在步骤306中，对所述层间介电层执行平坦化步骤，停止于所述伪栅极的顶面上；

在步骤307中，去除对准标记两侧的所述伪栅极，以形成沟槽，在所述沟槽内和所述层间介电层的表面上形成金属栅极材料层；

在步骤308中，进行化学机械研磨，停止于所述层间介电层的表面上，以形成所述金属栅极结构。

实施例二

下面将参照图4A-4H对本发明另一具体实施方式的金属栅极的制作方法进行详细描述。

首先，如图4A所示，提供半导体衬底400，在所述半导体衬底上形成图案化的硬掩膜层401。

半导体衬底400可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。本实施例中，所述半导体衬底400为单晶硅。

在半导体衬底400上形成硬掩膜层401。形成硬掩膜层401的方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)。本实施例中，硬掩膜层401的材料为氮化硅。通过STI光刻工艺在半导体衬底400上定义出浅沟槽和有源区，形成图案化的硬掩膜层401。

接着，如图4B所示，以所述图案化的硬掩膜层401为掩膜，对所述半导体衬底400进行刻蚀，以形成浅沟槽，在所述浅沟槽内和所述硬掩膜层401的表面上形成隔离材料层402。

在本发明的一具体实施例中，定义浅沟槽的方法为：在半导体衬底表面涂布光刻胶，对光刻胶进行曝光并显影，将预定义的图形转印到光刻胶上。然后以剩余的光刻胶为掩膜进行蚀刻，半导体衬底未被光刻胶覆盖的部分被依次刻蚀，刻蚀硬掩膜层401以及半导体衬底400，形成浅沟槽，该浅沟槽的底部位于半导体衬底400中。

接着，进行浅沟槽的填充，在所述浅沟槽内以及硬掩膜层401上沉积隔离材料层402，隔离材料层402优选氧化物层。在本发明的实施例中，采用HDP(高密度等离子)沉积工艺在所述浅沟槽内以及硬掩膜层上形成氧化物层，氧化物层的材料优选为二氧化硅，采用HDP-CVD(高密度等离子化学气相沉积)形成氧化物层，HDP-CVD工艺是在同一个反应腔室中同步地进行沉积与溅射反应，HDP-CVD工艺采用的反应气体包括SiH₄和O₂，以及溅射用的气体氢气和氦气。由于沉积和溅射工艺是同时进行的，通过调整SiH₄和O₂以及氢气和氦气的含量以使溅射沉积比为1:1。

对所述隔离材料层进行化学机械研磨，停止于所述半导体衬底的表面上，以形成所述浅沟槽隔离结构，其中，在化学机械研磨碟形凹陷的作用下，所述浅沟槽隔离结构的顶面低于所述半导体衬底的顶面，以浅沟槽隔离结构的顶面作为低的平台。

接着，如图4C所示，在所述半导体衬底400的表面和所述低的平台上形成多晶硅层403。

类似地，也可以采用数种方法的任何一个形成多晶硅层403。非限制性实例包括化学气相沉积方法和物理气相沉积方法。

具体地，可采用多晶硅层403的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层403的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。可选地，多晶硅层403的厚度为800到3000埃。

由于低的平台的存在，使得多晶硅层403位于低的平台上方的顶面低于其两侧的多晶硅层的顶面。

接着，如图4D所示，图案化所述多晶硅层，以形成位于所述低的平台40上的若干对准标记405和位于所述对准标记405两侧的若干伪栅极404a、404b，其中所述对准标记405的顶面低于所述伪栅极404a、404b的顶面。

形成所述对准标记405和所述伪栅极404a、404b的方法包括：在所述多晶硅层上形成光刻胶层，利用光罩对所述光刻胶层进行曝光/显影后，形成图案化的光刻胶层，以图案化的光刻胶层为掩膜，对多晶硅层进行刻蚀，以形成对准标记405和所述伪栅极404a、404b。具体地，可采用任何适用的光罩实现对光刻胶层的图案化。

为了防止后续步骤中CMP过程中，在低的平台处出现碟形凹陷，可进一步地，利用光罩，在所述低的平台40上的对准标记405之间插入有多个条状多晶硅图案。在此对于条状多晶硅图案的数量、宽度间距不不作具体限制，其可根据具体CMP过程中产生碟形凹陷的深度来确定。

接着，如图4E所示，在所述半导体衬底400、所述对准标记405和所述伪栅极404a、404b上形成层间介电层406。

层间介电层406可以使用例如SiO₂、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层406还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。可采用本领域技术人员熟知的任何方法形成所述层间介电层，例如，等离子体化学气相沉积、物理气相沉积、原子层衬底等方法。可选地，所述层间介电层406的厚度为1000～5000埃。

接着，如图4F所示，对所述层间介电层406执行平坦化步骤，停止于所述伪栅极404a、404b的顶面上。

接着，如图4G所示，去除所述对准标记405两侧的所述伪栅极404a、404b，以形成沟槽，在所述沟槽内和所述层间介电层406的表面上形成金属栅极材料层407。

可通过实施刻蚀工艺以去除所述对准标记两侧的所述伪栅极，以形成沟槽。刻蚀工艺可以包括干法刻蚀、湿法刻蚀或者干法刻蚀和湿法刻蚀的组合。

金属栅极材料层407的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成金属栅极材料层407。

接着，如图4H所示，进行化学机械研磨，停止于所述层间介电层406的表面上，以形成所述金属栅极结构407a、407b。

在本步骤中，由于对准标记405的顶面低于层间介电层406的顶面，因此执行化学机械研磨步骤时，不会对对准标记405造成损伤。

综上所述，利用STI隔离材料在化学机械研磨过程中的碟形凹陷效应，使得浅沟槽隔离结构的顶面低于半导体衬底的顶面，以浅沟槽隔离结构的顶面作为低的平台，在低的平台上形成对准标记，使形成对准标记的顶面低于层间介电层的顶面，在化学机械研磨过程中避免对对准标记的研磨损伤的产生，进而保证了套刻的对准精度，提高了器件的良率和性能。

参照图5，其中示出了根据本发明另一个实施方式制作具有金属栅极结构的半导体器件的的工艺流程图，用于简要示出整个制造工艺的流程。

在步骤501中，提供半导体衬底，在所述半导体衬底上形成图案化的硬掩膜层；

在步骤502中，以所述图案化的硬掩膜层为掩膜，对所述半导体衬底进行刻蚀，以形成沟槽，在所述沟槽内和所述硬掩膜层的表面上形成隔离材料层；

在步骤503中，对所述隔离材料层进行化学机械研磨，停止于所述半导体衬底的表面上，以形成所述浅沟槽隔离结构，其中，以所述浅沟槽隔离结构的顶面作为所述低的平台；

在步骤504中，在所述半导体衬底的表面和所述低的平台上形成多晶硅层；

在步骤505中，图案化所述多晶硅层，以形成位于所述低的平台上的若干对准标记和位于所述对准标记两侧的若干伪栅极；

在步骤506中，在所述半导体衬底、所述对准标记和所述伪栅极上形成层间介电层；

在步骤507中，对所述层间介电层执行平坦化步骤，停止于所述伪栅极的顶面上；

在步骤508中，去除所述对准标记两侧的所述伪栅极，以形成沟槽，在所述沟槽内和所述层间介电层的表面上形成金属栅极材料层；

在步骤509中，进行化学机械研磨，停止于所述层间介电层的表面上，以形成所述金属栅极结构。

实施例三

本发明还提供一种半导体器件，包括：

半导体衬底，位于所述半导体衬底的有源区或浅沟槽隔离结构区的低的平台；位于所述低的平台上的若干对准标记，位于所述若干对准标记两侧的若干栅极结构，其中，所述对准标记的顶面低于所述栅极结构的顶面；在所述半导体衬底、所述对准标记和所述栅极结构上的形成层间介电层，所述层间介电层的顶面与所述栅极结构的顶面齐平，高于所述对准标记的顶面。

进一步地，在所述低的平台上的对准标记之间插入有多个条状多晶硅图案。

由于低的平台的存在，使得对准标记的顶面位于所述层间介电层内，在化学机械研磨过程中并未收到研磨损伤，因此，对准标记具有高的套刻对准精度，提高了器件的可靠性和性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制作方法，包括：

在所述半导体衬底的表面和所述低的平台上形成多晶硅层；

2.根据权利要求1所述的制作方法，其特征在于，在所述半导体衬底的有源区形成所述低的平台的方法包括：

3.根据权利要求2所述的制作方法，其特征在于，所述刻蚀深度为5～100埃。

4.根据权利要求1所述的制作方法，其特征在于，形成所述浅沟槽隔离结构的方法包括：

在所述半导体衬底上形成图案化的硬掩膜层；

在所述浅沟槽内和所述硬掩膜层的表面上形成隔离材料层；

5.根据权利要求1所述的制作方法，其特征在于，在所述图案化多晶硅层的步骤中，利用光罩，在所述低的平台上的对准标记之间插入有多个条状多晶硅图案。

6.根据权利要求5所述的制作方法，其特征在于，所述光罩上定义有对准标记主图案和位于所述对准标记主图案之间的若干条状图案。

7.根据权利要求5所述的制作方法，其特征在于，所述光罩包括若干定义有对准标记主图案的第一子光罩和位于所述第一子光罩之间的定义有条状图形的若干第二子光罩。

8.根据权利要求7所述的制作方法，其特征在于，在所述第一子光罩和所述第二子光罩之间、以及相邻所述第二子光罩之间还插入有若干透光的条状图形。

9.根据权利要求1所述的制作方法，其特征在于，对所述层间介电层执行平坦化步骤之后，形成金属栅极结构,包括以下步骤：

去除所述对准标记两侧的所述伪栅极，形成沟槽；

10.一种半导体器件，其特征在于，包括：

11.根据权利要求10所述的半导体器件，其特征在于，在所述低的平台上的对准标记之间插入有多个条状多晶硅图案。