CN111863705B - 半导体器件的隔离的形成方法 - Google Patents
半导体器件的隔离的形成方法 Download PDFInfo
- Publication number
- CN111863705B CN111863705B CN202010719945.4A CN202010719945A CN111863705B CN 111863705 B CN111863705 B CN 111863705B CN 202010719945 A CN202010719945 A CN 202010719945A CN 111863705 B CN111863705 B CN 111863705B
- Authority
- CN
- China
- Prior art keywords
- sacrificial layer
- substrate
- groove
- etching
- grooves
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 31
- 238000002955 isolation Methods 0.000 title claims abstract description 17
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000001312 dry etching Methods 0.000 claims description 9
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 7
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供一种半导体器件的隔离的形成方法，所述方法包括：提供衬底，该衬底包括第一区域和第二区域；在衬底上形成图案化的硬掩膜层；以图案化的硬掩膜层为掩膜对衬底进行第一次刻蚀，在第一区域形成若干第一沟槽，在第二区域形成若干第二沟槽，第一沟槽的宽度小于第二沟槽的宽度，第一沟槽的深度小于第二沟槽的深度；在图案化的硬掩膜层的上表面及第一沟槽的底面和第二沟槽的底面形成牺牲层，以牺牲层为掩膜，沿第一沟槽对衬底进行第二次刻蚀，直至第一沟槽的深度与第二沟槽的深度基本相同；去除残留的牺牲层。本发明能够减轻硅刻蚀负载效应。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的隔离的形成方法。
背景技术
在半导体衬底上形成浅沟槽隔离(Shallow Trench Isolation，STI)时，光罩局部的开口面积大小会对硅刻蚀的刻蚀速率有很大影响，于是会出现刻蚀负载效应。如图1所示，在衬底刻蚀过程中，由于图形的尺寸不同，导致刻蚀深度不同，宽的图形刻蚀深，窄的图形刻蚀浅，形成与刻蚀图形尺寸相关的负载效应。这种负载效应会引起半导体器件的断层缺陷，因此必须想办法克服这种与刻蚀图形尺寸相关的负载效应。
发明内容
为解决上述问题，本发明提供一种半导体器件的隔离的形成方法，能够减轻硅刻蚀负载效应。
本发明提供一种半导体器件的隔离的形成方法，包括：
提供衬底，所述衬底包括第一区域和第二区域；
在所述衬底上形成图案化的硬掩膜层；
以图案化的所述硬掩膜层为掩膜对所述衬底进行第一次刻蚀，在所述第一区域形成若干第一沟槽，在所述第二区域形成若干第二沟槽，所述第一沟槽的宽度小于所述第二沟槽的宽度，所述第一沟槽的深度小于所述第二沟槽的深度；
形成牺牲层，所述牺牲层覆盖图案化的所述硬掩膜层的上表面及所述第一沟槽的底面和所述第二沟槽的底面，所述第一沟槽底面的牺牲层的厚度小于所述第二沟槽底面的牺牲层的厚度；
以所述牺牲层为掩膜，沿所述第一沟槽对所述衬底进行第二次刻蚀，直至所述第一沟槽的深度与所述第二沟槽的深度基本相同；
去除残留的所述牺牲层。
可选地，所述牺牲层为硼磷硅酸盐玻璃(BPSG)薄膜。
可选地，图案化的所述硬掩膜层的上表面的牺牲层的厚度为所述第一沟槽底面的牺牲层的厚度为/>所述第二沟槽底面的牺牲层的厚度为/>
可选地，采用干法刻蚀工艺对所述衬底进行第一次刻蚀，刻蚀气体为HBr和O2的混合气体。
可选地，沿所述第一沟槽对所述衬底进行第二次刻蚀之前，所述方法还包括：
去除所述第一沟槽底面的牺牲层。
可选地，采用干法刻蚀去除所述第一沟槽底面的牺牲层，刻蚀气体为包括CF4和O2的混合气体。
可选地，采用干法刻蚀工艺对所述衬底进行第二次刻蚀，刻蚀气体为HBr和O2的混合气体。
可选地，采用湿法刻蚀去除残留的所述牺牲层。
可选地，所述半导体器件为DRAM。
可选地，所述隔离为浅沟槽隔离，所述第一区域为存储区，所述第二区域为外围区。
本发明提供的半导体器件的隔离的形成方法，通过形成一层牺牲层，并将其作为硬掩膜，对刻蚀深度较浅的沟槽进行二次刻蚀，使得开口宽度不同的沟槽能够具有相同的刻蚀深度，从而减轻了与刻蚀深宽比相关的负载效应。
附图说明
图1为采用传统方法形成刻蚀负载效应的示意图；
图2-图6示出了根据本发明一实施例形成半导体器件的隔离的流程示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
本发明的实施例可以应用于半导体制造中的沟槽形成，尤其是在形成不同宽度的沟槽时。以下将以DRAM制造中，存储区和外围区中的不同宽度的浅沟槽隔离的刻蚀为例进行说明，但应清楚，本发明的应用范围并不限于此。
如图2所示，先提供一衬底101，通常是硅衬底，该衬底包括第一区域和第二区域，第一区域为存储区，第二区域为外围区。在衬底101上面沉积一层或多层介质膜作为硬掩膜层102，例如，可以在衬底上沉积一层厚度的SiO2和一层厚度/>的SiN作为硬掩膜层102，然后涂布光刻胶(未图示)，显影，做出硬掩膜层图案。图案化的硬掩膜层102在第一区域的开口宽度较小，在第二区域的开口宽度较大。
接着，如图3所示，以图案化的硬掩膜层102为掩膜，对衬底101进行第一次刻蚀，本实施例中，采用干法刻蚀工艺对衬底进行第一次刻蚀，刻蚀气体为HBr和O2的混合气体。经过刻蚀，在第一区域形成若干第一沟槽103，在第二区域形成若干第二沟槽104，第一沟槽103的宽度小于第二沟槽104的宽度，第一沟槽103的深度小于第二沟槽104的深度。
之后，如图4所示，执行形成牺牲层的步骤，本实施例中，形成的牺牲层只覆盖图案化的硬掩膜层102的上表面、第二沟槽104的底面以及第一沟槽103的底面，在第一沟槽103和第二沟槽104的侧壁不形成牺牲层。为了使第一沟槽103和第二沟槽104的侧壁不形成牺牲层，牺牲层采用硼磷硅酸盐玻璃(Boron Phosphorus Silicate Glass，BPSG)薄膜。BPSG薄膜的制备方法有两种，等离子体增强化学气相沉积(PECVD)和次大气压化学气相沉积(SACVD)。将图案化的硬掩膜层102的上表面形成的牺牲层记为1051，将第二沟槽104的底面形成的牺牲层记为1052，将第一沟槽103的底面形成的牺牲层记为1053，第一沟槽底面的牺牲层1053的厚度小于第二沟槽底面的牺牲层1052的厚度。这是由于沟槽的宽度不同，牺牲层沉积的厚度也会不同，较宽的第二沟槽底面的牺牲层较厚，较窄的第一沟槽底面的牺牲层较薄。例如，图案化的硬掩膜层102的上表面的牺牲层1051的厚度为第一沟槽103底面的牺牲层1053的厚度为/>第二沟槽104底面的牺牲层1052的厚度为
接着，如图5所示，先去除第一沟槽103底面的牺牲层1053，本实施例中，采用干法刻蚀去除牺牲层1053，刻蚀气体为包括CF4和O2的混合气体。之后，以牺牲层1051、1052为掩膜，沿第一沟槽103对衬底101进行第二次刻蚀，通过刻蚀速率计算刻蚀时间，使得刻蚀终点为第一沟槽103的刻蚀深度与第二沟槽104的刻蚀深度基本相同。采用干法刻蚀工艺对衬底101进行第二次刻蚀，刻蚀气体为HBr和O2的混合气体。在对衬底101第二次刻蚀时，牺牲层1051、1052被去除部分厚度。
最后，如图6所示，将图5中残留的牺牲层去除，本实施例中，采用湿法刻蚀，使用BOE(Buffered Oxide Etchant)或是HF溶液来实现。
综上所述，本实施例提供的半导体器件的隔离的形成方法，通过形成一层牺牲层，并将其作为硬掩膜，对刻蚀深度较浅的沟槽进行二次刻蚀，使得开口宽度不同的沟槽能够具有相同的刻蚀深度，从而减轻了与刻蚀深宽比相关的负载效应。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (9)
1.一种半导体器件的隔离的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区域和第二区域；
在所述衬底上形成图案化的硬掩膜层；
以图案化的所述硬掩膜层为掩膜对所述衬底进行第一次刻蚀，在所述第一区域形成若干第一沟槽，在所述第二区域形成若干第二沟槽，所述第一沟槽的宽度小于所述第二沟槽的宽度，所述第一沟槽的深度小于所述第二沟槽的深度；
采用等离子体增强化学气相沉积（PECVD）或者次大气压化学气相沉积（SACVD）的方法形成牺牲层，所述牺牲层为硼磷硅酸盐玻璃（BPSG）薄膜，所述牺牲层仅覆盖图案化的所述硬掩膜层的上表面及所述第一沟槽的底面和所述第二沟槽的底面，所述第一沟槽底面的牺牲层的厚度小于所述第二沟槽底面的牺牲层的厚度；
以所述牺牲层为掩膜，沿所述第一沟槽对所述衬底进行第二次刻蚀，直至所述第一沟槽的深度与所述第二沟槽的深度基本相同；
去除残留的所述牺牲层。
2.根据权利要求1所述的方法，其特征在于，图案化的所述硬掩膜层的上表面的牺牲层的厚度为200Å，所述第一沟槽底面的牺牲层的厚度为20Å ~ 60Å，所述第二沟槽底面的牺牲层的厚度为100Å ~ 200Å。
3.根据权利要求1所述的方法，其特征在于，采用干法刻蚀工艺对所述衬底进行第一次刻蚀，刻蚀气体为HBr和O2的混合气体。
4.根据权利要求1所述的方法，其特征在于，沿所述第一沟槽对所述衬底进行第二次刻蚀之前，所述方法还包括：
去除所述第一沟槽底面的牺牲层。
5.根据权利要求4所述的方法，其特征在于，采用干法刻蚀去除所述第一沟槽底面的牺牲层，刻蚀气体为包括CF4和O2的混合气体。
6.根据权利要求1所述的方法，其特征在于，采用干法刻蚀工艺对所述衬底进行第二次刻蚀，刻蚀气体为HBr和O2的混合气体。
7.根据权利要求1所述的方法，其特征在于，采用湿法刻蚀去除残留的所述牺牲层。
8.根据权利要求1所述的方法，其特征在于，所述半导体器件为DRAM。
9.根据权利要求8所述的方法，其特征在于，所述隔离为浅沟槽隔离，所述第一区域为存储区，所述第二区域为外围区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010719945.4A CN111863705B (zh) | 2020-07-23 | 2020-07-23 | 半导体器件的隔离的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010719945.4A CN111863705B (zh) | 2020-07-23 | 2020-07-23 | 半导体器件的隔离的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111863705A CN111863705A (zh) | 2020-10-30 |
| CN111863705B true CN111863705B (zh) | 2024-04-23 |
Family
ID=72950196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010719945.4A Active CN111863705B (zh) | 2020-07-23 | 2020-07-23 | 半导体器件的隔离的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111863705B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251791B1 (en) * | 1999-07-20 | 2001-06-26 | United Microelectronics Corp. | Eliminating etching microloading effect by in situ deposition and etching |
| CN104658882A (zh) * | 2013-11-25 | 2015-05-27 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 控制浅沟槽深度微负载效应的刻蚀方法 |
| CN105355587A (zh) * | 2015-10-14 | 2016-02-24 | 上海华力微电子有限公司 | 一种避免浅沟槽隔离结构出现深度负载效应的方法 |
| CN105489649A (zh) * | 2014-09-18 | 2016-04-13 | 万国半导体股份有限公司 | 在沟槽式功率器件中改善终端区低击穿电压的方法 |
| CN109110726A (zh) * | 2018-07-03 | 2019-01-01 | 北京大学 | 一种提高高深宽比钨合金刻蚀均匀性的方法 |
-
2020
- 2020-07-23 CN CN202010719945.4A patent/CN111863705B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251791B1 (en) * | 1999-07-20 | 2001-06-26 | United Microelectronics Corp. | Eliminating etching microloading effect by in situ deposition and etching |
| CN104658882A (zh) * | 2013-11-25 | 2015-05-27 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 控制浅沟槽深度微负载效应的刻蚀方法 |
| CN105489649A (zh) * | 2014-09-18 | 2016-04-13 | 万国半导体股份有限公司 | 在沟槽式功率器件中改善终端区低击穿电压的方法 |
| CN105355587A (zh) * | 2015-10-14 | 2016-02-24 | 上海华力微电子有限公司 | 一种避免浅沟槽隔离结构出现深度负载效应的方法 |
| CN109110726A (zh) * | 2018-07-03 | 2019-01-01 | 北京大学 | 一种提高高深宽比钨合金刻蚀均匀性的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111863705A (zh) | 2020-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI512784B (zh) | 製造半導體元件的細微圖案的方法 | |
| KR20030013761A (ko) | 트렌치 소자분리 구조체 및 그 형성 방법 | |
| CN110970345A (zh) | 半导体结构及制备方法 | |
| KR100596834B1 (ko) | 반도체소자의 폴리실리콘 플러그 형성방법 | |
| US8088664B2 (en) | Method of manufacturing integrated deep and shallow trench isolation structures | |
| KR20100098843A (ko) | 패턴 형성 방법 | |
| KR20120056074A (ko) | 스토리지노드의 높이를 증가시키는 커패시터 형성 방법 | |
| CN111863705B (zh) | 半导体器件的隔离的形成方法 | |
| CN113972163A (zh) | 半导体器件的隔离的形成方法 | |
| CN108257910B (zh) | 浅沟槽隔离沟槽的制作方法 | |
| US20220130720A1 (en) | Formation method of semiconductor structure | |
| KR100728649B1 (ko) | 반도체소자의 소자분리막 제조방법 | |
| KR20080088951A (ko) | 반도체 소자의 트렌치 형성방법 | |
| KR100763102B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20090071771A (ko) | 반도체 소자의 소자 분리막 제조 방법 | |
| KR100567070B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR19990004561A (ko) | 반도체 소자의 소자분리막 제조방법 | |
| US20220051933A1 (en) | Semiconductor device and method for manufacturing the same | |
| KR101078720B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR101161661B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100772532B1 (ko) | 반도체 소자 제조 방법 | |
| WO2008048985A2 (en) | Method of manufacturing integrated deep and shallow trench isolation structures | |
| KR20070062026A (ko) | 반도체 소자의 컨택홀 형성방법 | |
| KR100480625B1 (ko) | 트렌치 소자분리막 형성방법 및 그 소자분리막을 구비하는반도체 소자 | |
| KR100897958B1 (ko) | 반도체 장치의 소자 분리막 및 이의 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |