KR100897958B1 - 반도체 장치의 소자 분리막 및 이의 형성방법 - Google Patents

반도체 장치의 소자 분리막 및 이의 형성방법 Download PDF

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Abstract

본 발명은 반도체 장치의 소자 분리막 및 그 형성방법에 관한 것으로, 해결하고자 하는 기술적 과제는 소자 분리를 위한 트렌치의 모서리에 스트레스를 제거하여, 격자 구조 어긋남 현상을 방지하는 데 있다.
이를 위해 본 발명은 패드산화막과 질화막이 순차적으로 적층된 반도체 기판의 트렌치 내부에 형성된 트렌치부와, 트렌치부에서 연장되어 패드산화막 내부에 형성된 제1확장부와, 제1확장부에서 연장되어 질화막 내부에 형성되며, 제1확장부의 폭보다 넓게 형성된 상면인 평탄부와, 평탄부에서 제1확장부로 라운드지게 연결된 측면인 곡면부로 이루어진 제2확장부를 포함하며, 트렌치는 평평한 바닥부와, 바닥부로부터 수직으로 꺾이는 모서리에 형성되는 곡면부와, 곡면부로부터 상방향으로 연장되어 측면부로 이루어진 반도체 장치의 소자 분리막 및 이의 형성방법을 개시한다.
반도체 소자, 트렌치, 분리막, 건식식각, 습식식각

Description

반도체 장치의 소자 분리막 및 이의 형성방법{DEVICE ISOLATION FILM OF SEMICONDUCTOR DEVICE AND FABRICATING METHOD THEREOF}
본 발명은 반도체 장치의 소자 분리막 및 이의 형성방법에 관한 것으로서, 보다 상세하게는 소자의 분리를 위한 트렌치의 하부 모서리에 스트레스를 제거하여, 격자 구조 어긋남 현상을 방지할 수 있는 반도체 장치의 소자 분리막 및 이의 형성방법에 관한 것이다.
반도체 소자들은 하나의 기판 위에 다수 개가 형성되며, 이들 각각의 반도체 소자들은 서로 간에 전기적으로 격리되도록 분리 영역이 형성되는데, 일반적으로 소자 분리 방법으로는 실리콘 부분 산화(Local Oxidation of Silicon; LOCOS)방법과 얕은 트렌치 분리(Shallow Trench Isolation; STI)방법 등이 있다.
LOCOS 방법은 반도체 기판 상의 전면에 산화막과 질화막을 순차적으로 형성한 후, 반도체 기판이 드러나도록 소자 분리막이 형성될 영역의 질화막과 산화막을 순차적으로 에칭한다. 소자 분리막이 형성될 영역의 질화막과 산화막이 제거되면 제거된 영역에 산화막을 성장시켜 소자 분리막을 형성하게 된다. 상기 LOCOS 방법은 산화막이 성장하는 과정에서 수직 방향뿐만 아니라 수평 방향으로도 확산 성장 하게 되므로, 반도체 소자가 형성될 활성 영역이 확보되지 않는 등 그 한계를 나타내었다.
최근에 반도체의 집적도가 증가함에 따라 작은 면적에서의 우수한 전기적 특성을 갖는 STI 방법이 널리 이용되고 있다. 이러한 STI 방법은 반도체 기판을 분리에 필요한 깊이만큼 에칭하여 트렌치(trench)를 형성하고, 그 내부를 산화막으로 채운 후, 평탄화하여 소자 분리를 구현한다.
한편, 트렌치의 내부를 산화막으로 채운 후, 소자 분리막을 형성하는 데에 있어서, 트렌치 구조를 이루는 소자 분리막의 바닥 표면에서 상부 수직방향으로 꺾여지는 일부 영역에 스트레스(stress)가 집중하게 된다. 즉, 종래의 트렌치는 사각 요홈의 형상으로 상기 기판 내부로 노출되어 대략 평평한 바닥 표면과 상기 바닥 표면에 대략 직각으로 꺾인 측벽으로 이루어져 있다. 그렇기 때문에, 꺾여지는 구간에 스트레스가 집중적으로 발생하여 격자 구조가 어긋나도록 하고, 따라서 소자 동작시 누설 전류가 발생한다. 더불어, 소자의 격자들이 어긋남으로써, 반도체 소자 분리막의 불량 및 손상되는 문제점이 발생한다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 소자 분리를 위한 트렌치의 모서리에 스트레스를 제거하여 격자 구조 어긋남 현상을 방지할 수 있는 반도체 장치의 소자 분리막 및 이의 형성방법을 제공하는 데 있다.
상기한 목적을 달성하기 위해 본 발명의 일실시예에 따른 반도체 장치의 소자 분리막은 패드산화막과 질화막이 순차적으로 적층된 반도체 기판의 트렌치 내부에 형성된 트렌치부와, 상기 트렌치부에서 연장되어 상기 패드산화막 내부에 형성된 제1확장부와, 상기 제1확장부에서 연장되어 상기 질화막 내부에 형성되며, 상기 제1확장부의 폭보다 넓게 형성된 상면인 평탄부와, 상기 평탄부에서 상기 제1확장부로 라운드지게 연결된 측면인 곡면부로 이루어진 제2확장부를 포함하며, 상기 트렌치는 평평한 바닥부와, 상기 바닥부로부터 수직으로 꺾이는 모서리에 형성되는 곡면부와, 상기 곡면부로부터 상방향으로 연장되어 측면부로 이루어질 수 있다.
상기한 목적을 달성하기 위해 본 발명의 다른 실시예에 따른 반도체 장치의 소자 분리막은 반도체 기판의 트렌치 내부에 형성된 트렌치부와, 상기 트렌치부로부터 상기 반도체 기판의 외부로 돌출된 돌출부를 포함하며, 상기 트렌치는 평평한 바닥부와 상기 바닥부로부터 수직으로 꺾이는 모서리에 형성되는 곡면부와, 상기 곡면부로부터 상방향으로 연장되어 측면부로 이루어질 수 있다.
또한, 본 발명에 의한 반도체 장치의 소자 분리막 형성방법은 패드산화막, 질화막, 반사방지막 및 포토레지스트가 순차적으로 형성된 반도체 기판을 준비하여, 상기 질화막을 선택적으로 노출시키는 패턴을 형성하는 포토레지스트 및 반사방지막 패턴 형성단계와, 상기 포토레지스트 패턴을 마스크로 이용하여 상기 질화막을 식각하여, 상기 패드산화막을 노출시키는 패턴을 형성하는 질화막 패턴 형성단계와, 상기 질화막 패턴을 마스크로 이용하여, 상기 패드산화막을 식각하여, 상 기 반도체 기판을 노출시키는 패턴을 형성하는 패드산화막 패턴 형성단계와, 상기 포토레지스트 및 반사방지막 패턴을 제거하는 포토레지스트 및 반사방지막 패턴 제거단계와, 상기 질화막 패턴을 마스크로 이용하여, 상기 노출된 반도체 기판을 식각하여, 트렌치를 형성하는 트렌치 형성단계와, 상기 트렌치 내부에 매립되며, 상기 트렌치 및 상기 질화막 상부를 덮도록 산화막을 형성하는 산화막 형성단계와, 상기 질화막이 노출되도록 상기 산화막을 평탄화시켜 소자 분리막을 형성하는 소자 분리막 형성단계를 포함할 수 있다.
이때, 상기 소자 분리막 형성단계 이후, 상기 질화막 패턴을 제거하는 질화막 패턴 제거단계와, 상기 패드산화막 상부로 상기 소자분리막을 평탄화시키는 소자분리막 평탄화 단계 및 상기 패드산화막을 제거하는 패드산화막 제거단계를 더 포함할 수 있다.
이때, 상기 트렌치 형성 단계에서, 상기 트렌치는 평평한 바닥부와 상기 바닥부로부터 수직으로 꺾이는 모서리에 형성되는 곡면부와, 상기 곡면부로부터 상방향으로 연장되어 측면부로 형성되어 이루어질 수 있다.
또한, 상기 질화막 패턴 형성단계에서 상기 질화막은 가장자리 부위가 곡면 형상으로 이루어질 수 있다.
여기서, 상기 질화막 패턴 형성단계에서는 상기 질화막을 습식식각 방식으로 식각하여 상기 질화막 패턴이 형성될 수 있고, 상기 패드산화막 패턴 형성단계에서는 상기 패드산화막을 건식식각 방식으로 식각하여 상기 패드산화막 패턴이 형성될 수 있다.
상술한 바와 같이, 본 발명에 의한 반도체 장치의 소자 분리막 및 이의 형성방법은 소자 분리를 위한 트렌치의 모서리 부위를 대략 곡면 형상으로 식각시켜줌으로써, 트렌치의 모서리에 스트레스 집중으로 인한 격자 결함을 방지할 수 있는 효과가 있다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 소자 분리막을 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 소자 분리막(100)은 패드산화막(20)과 질화막(30)이 순차적으로 적층된 반도체 기판(10)의 트렌치(11) 내부에 형성된 트렌치부(110)와, 상기 트렌치부(110)에서 연장되어 상기 패드산화막(20) 내부에 형성된 제1확장부(120)와, 상기 제1확장부(120)에서 연장되어 상기 질화막(30) 내부에 형성되며, 상기 제1확장부(120)의 폭보다 넓게 형성된 상면인 평탄부(130a)와, 상기 평탄부(130a)와 상기 제1확장부(120)가 라운드지게 연결된 측면인 곡면부(130b)로 이루어진 제2확장부(130)를 포함한다. 여기서, 상기 트렌치(11)는 평평한 바닥부(11a)와, 상기 바닥부(11a)로부터 수직으로 꺾이 는 모서리에 형성되는 곡면부(11b)와, 상기 곡면부(11b)로부터 상방향으로 연장되어 측면부(11c)로 이루어진다.
상기 트렌치부(110)는 상기 반도체 기판(10)의 트렌치(11) 내부에 형성된다. 이러한 트렌치부(110)는 모서리 부위가 곡면 형태의 요홈 형상으로, 상기 트렌치(11) 내부에 갭필(gap fill)되어 이루어진다.
상기 제1확장부(120)는 상기 반도체 기판(10) 상부로 적층된 패드산화막(20)의 내부에 형성된다. 이러한 제1확장부(120)는 상기 트렌치(11)의 측면부(11c)와 대응하는 상기 트렌치부(110)와 동일한 폭으로 상기 패드산화막(20)의 내부로 연장된다. 이와 같이, 제1확장부(120)는 상기 패드산화막(20) 내부에 연장된 영역에 갭필되어 이루어진다.
상기 제2확장부(130)는 상기 패드산화막(20) 상부로 적층된 질화막(30)의 내부에 형성된다. 이러한 제2확장부(130)는 상기 제1확장부(120)의 폭보다 점점 넓게 확장되는 형태로 상기 질화막(30) 내부로 연장된다. 여기서, 제2확장부(130)는 상면이 평평한 평탄부(130a)로 이루어지고, 측면이 곡면으로 경사진 곡면부(130b)로 이루어진다. 이러한, 상기 평탄부(130a)는 상기 질화막(30)이 노출되도록 질화막(30)과 평탄화를 이룬다. 상기 곡면부(130b)는 상기 평탄부(130a)와 상기 제1확장부(120)를 라운드지게 연결시켜준다.
이와 같이, 상기 소자분리막(100)은 일체 연결되는 트렌치부(110)와, 제1확장부(120) 및 제2확장부(130)에 갭필되어 이루어진다. 따라서, 상기 소자 분리막 (100)은 트렌치(11)의 모서리를 곡면 형상으로 형성함으로써, 스트레스 집중에 의 한 격자 결함을 방지할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 소자 분리막을 도시한 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치의 소자 분리막(200)은 반도체 기판(10)의 트렌치(11) 내부에 형성된 트렌치부(210)와, 상기 트렌치부(210)로부터 상기 반도체 기판(10)의 외부로 돌출된 돌출부(220)를 포함한다. 이때, 상기 트렌치(11)는 평평한 바닥부(11a)와 상기 바닥부(11a)로부터 수직으로 꺾이는 모서리에 형성되는 곡면부(11b)와, 상기 곡면부(11b)로부터 상방향으로 연장되어 측벽부(11c)로 이루어진다.
상기 트렌치부(210)는 상기 반도체 기판(10)의 트렌치(11) 내부에 형성된다. 이러한 트렌치부(210)는 모서리 부위가 곡면 형태의 요홈 형상으로, 상기 트렌치(11) 내부에 갭필(gap fill)되어 이루어진다.
상기 돌출부(220)는 상기 반도체 기판(10) 상부로 돌출되어 이루어진다. 이러한 제1확장부(120)는 상기 트렌치(11)의 측면부(11c)와 대응하는 상기 트렌치부 (110)와 동일한 폭으로 소정영역이 외부로 돌출되어 이루어진다.
따라서, 상기 소자 분리막(200)은 트렌치(11)의 모서리를 곡면 형상으로 형성하여 스트레스 집중에 의한 격자 결함을 방지할 수 있음과 더불어, 트렌치(11)로부터 연장되어 돌출된 영역까지 동일한 폭으로 형성됨으로써, 소자를 분리하기 위한 상기 소자분리막(200)의 사용범위를 더욱 넓게 확보할 수 있다.
도 3은 도 1 내지 2에 도시된 반도체 장치의 소자 분리막의 형성방법을 도시한 순서도이다.
도 3을 참조하면, 도 1 내지 2에 도시된 반도체 장치의 소자 분리막의 형성방법은 포토레지스트 및 반사방지막 패턴 형성단계(S1)와, 질화막 패턴 형성단계(S2)와, 패드산화막 패턴 형성단계(S3)와, 포토레지스트 및 반사방지막 패턴 제거단계(S4)와, 트렌치 형성단계(S5)와, 산화막 형성단계(S6)와, 소자분리막 형성단계(S7)를 포함한다.
또한, 질화막 패턴 제거단계(S18)와, 소자분리막 평탄화 단계(S19) 및 패드산화막 제거단계(S20)를 더 포함할 수 있다.
도 4a 내지 4g는 도 3에 도시된 반도체 장치의 소자 분리막 형성방법을 도시한 단면도이다. 도 3에 도시된 반도체 장치의 소자 분리막 형성방법을 도 4a 내지 도 4g의 단면도를 이용하여 자세히 설명하고자 한다.
도 4a는 상기 포토레지스트 및 반사 방지막 패턴 형성단계(S1)를 도시한 단면도이고, 도 4b는 상기 질화막 패턴 형성단계(S2)를 도시한 단면도이고, 도 4c는 상기 패드 산화막 패턴 형성단계(S3)를 도시한 단면도이고, 도 4d는 상기 포토레지스트 및 반사 방지막 패턴 제거단계(S4)를 도시한 단면도이고, 도 4e는 상기 트렌치 형성단계(S5)를 도시한 단면도이고, 도 4f는 상기 산화막 형성단계(S6)를 도시한 단면도이고, 도 4g는 상기 소자 분리막 형성단계(S7)를 도시한 단면도이다.
또한, 도 5h는 질화막 패턴 제거단계(S8)를 도시한 단면도이고, 도 5i는 상 기 소자 분리막 평탄화 단계(S9)를 도시한 단면도이고, 도 5j는 상기 패드산화막 제거단계(S10)를 도시한 단면도이다.
도 4a를 참조하면, 상기 포토레지스트 및 반사 방지막 패턴 형성단계(S1)는 패드산화막(20), 질화막(30), 반사 방지막(40) 및 포토레지스트(50)가 순차적으로 형성된 반도체 기판(10)을 준비하여, 상기 질화막(30)을 선택적으로 노출시키는 패턴을 형성하는 단계이다.
먼저, 상기 반도체 기판(10) 상부에 패드 산화막(20)을 증착한다. 여기서, 패드 산화막(20)은 열산화(thermal oxidation), 화학기상증착(CVD, chemical vapor deposition), 물리기상증착(PVD, physical vapor deposition) 및 그 등가 방법 중 선택된 어느 하나를 이용하여 반도체 기판(10)의 상부 영역 전체에 형성한다. 바람직하기로는 열산화(therml oxidation) 방법으로 형성할 수 있으나, 여기서 그 방법을 한정하는 것은 아니다.
다음, 상기 패드 산화막(20)의 상부에는 질화막(30)을 증착한다. 여기서, 질화막(30)은 화학기상증착(CVD), 물리기상증착(PVD) 및 그 등가 방법 중 선택된 어느 하나를 이용하여, 패드 산화막(20)의 상부 영역 전체에 형성한다. 바람직하기로는 저압 화학기상증착(LPCVD, Low Pressure Chemical Vapor Deposition)법으로 형성할 수 있으나, 여기서 그 방법을 한정하는 것은 아니다.
다음, 상기 질화막(30)의 상부에는 포토레지스트(50)를 이용한 리소그라피 (lithography)공정에서 빛의 반사를 막기 위해, 반사 방지막(40)을 형성한다. 이러한 반사 방지막(40)은 광흡수 감광 재료층으로 고집적 반도체의 미세 패턴을 형성 할 때, 패턴 크기(CD, Critical Dimension)를 조절하고, 패턴이 왜곡되는 것을 방지한다. 상기 반사 방지막(40)은 상기 포토레지스트(50)의 하단에 형성되므로 하부 반사 방지막(BARC, Bottom Anti-Reflective Coating)이 된다. 상기 반사 방지막 (40)은 스핀코팅, 화학기상증착(CVD) 방법 및 그 등가 방법으로 형성될 수 있으며, 여기서 그 방법을 한정하는 것은 아니다. 이러한, 반사 방지막(40) 상부에는 포토레지스트(50)가 증착된다. 상기 포토레지스트(50)는 스핀 코팅, 롤러식 도포 및 그 등가 방법 중 선택된 어느 하나의 방법에 의해 형성할 수 있으며, 여기서 그 방법을 한정하는 것은 아니다. 상기 포토레지스트(50)는 노브락계 수지, 감광제, 용제, PHS(poly hydroxy strene)계 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나 여기서 그 재질을 한정하는 것은 아니다. 이러한, 상기 포토레지스트(50)는 일정 두께로 형성한 후, 노광 및 현상 공정을 통하여, 소자 영역을 정의하는 패턴으로 형성한다. 또한, 상기 포토레지스트(50) 하단에 형성된 반사 방지막(40)은 상기 포토레지스트(50) 패턴 형성과 동시에 식각되어 소정의 패턴으로 형성된다.
이와 같이, 상기 반도체 기판(10)에는 패드산화막(20)과, 질화막(30)과, 반사 방지막(40)과, 포토레지스트(50)가 순차적으로 형성한 후, 상기 포토레지스트 (50) 및 반사 방지막(40)을 식각 공정으로 상기 질화막(30)을 노출시키는 패턴을 형성한다.
도 4b 참조하면, 상기 질화막 패턴 형성단계(S2)는 상기 포토레지스트(50) 패턴을 마스크로 이용하여 상기 질화막(30)을 식각하여, 상기 패드산화막(20)을 노출시키는 패턴을 형성하는 단계이다.
상기 질화막(30)은 포토레지스트(50)를 마스크로 이용하여 식각한다. 여기서, 식각 공정은 크게 건식 식각과 습식 식각으로 구분되는데, 이중 상기 질화막 (30)은 습식 식각으로 에칭 용액(액체)에 웨이퍼를 넣고 액체-고체(liquid-solid) 화학 반응에 의해 식각된다. 이러한 상기 질화막 패턴 형성단계(S2)에서는 상기 질화막(30)의 가장자리 부위가 습식 식각으로 인해, 상기 포토레지스트(50) 패턴의 하부에 대응하는 질화막(30) 상부의 소정 영역이 파고들어가는 현상이 유발한다. 그렇기 때문에, 질화막(30) 가장자리 부위는 곡면 형상의 언더컷(undercut)으로 곡면부(30)가 이루어진 질화막(30) 패턴이 형성된다. 여기서, 언더컷은 질화막(50)에 같은 비율의 수평 방향과 수직 방향으로 식각이 이루어질 수 있다. 또한, 습식 식각으로 인해 형성된 언더컷은 건식 식각으로는 불가능하고, 식각 모형의 분해능 저하를 일으킬 수 있기 때문에 습식 식각을 한 후, 건식 식각으로 가능하지만, 본 발명에서 한정되는 것은 아니다.
도 4c를 참조하면, 패드산화막 패턴 형성단계(S3)는 상기 질화막(30) 패턴을 마스크로 이용하여, 상기 패드산화막(20)을 식각으로 상기 반도체 기판(10)을 노출시키는 패턴을 형성하는 단계이다.
상기 패드산화막(20)은 상기 질화막(30) 패턴을 마스크로 이용하여 식각된다. 이때, 상기 패드산화막(20)은 식각용 가스를 플라즈마 상태로 만들고, 상하 전극을 이용하여 플라즈마 상태의 식각용 가스를 웨이퍼에 충돌시킨 후, 물리적인 충격과 화학 반응의 결합에 의해 이루어지는 건식 식각 방식으로 식각된다. 이러한, 상기 패드산화막(20)은 건식 식각 방식으로 인해, 상기 질화막(30) 패턴의 폭보다 작은 상기 포토레지스트(50) 패턴의 폭과 같은 패턴이 형성된다.
도 4d를 참조하면, 상기 포토레지스트 및 반사 방지막 패턴 제거단계(S4)는 상기 포토레지스트(50) 및 반사 방지막(40) 패턴을 제거하는 단계이다.
상기 포토레지스트(50) 및 반사 방지막(40) 패턴은 상기 질화막(30) 패턴이 외부로 노출되도록 식각 공정으로 제거한다. 상기 포토레지스트(50) 패턴은 황산용액, 플라즈마 및 그 등가물로 선택된 어느 하나로 제거할 수 있으나, 여기서 그 제거 물질을 한정하는 것은 아니다. 이러한 상기 포토레지스트(50) 패턴이 제거됨과 동시에 상기 반사 방지막(40) 패턴도 식각 공정에 의해 제거될 수 있다.
도 4e를 참조하면, 상기 트렌치 형성단계(S5)는 상기 질화막(30) 패턴을 마스크로 이용하여, 상기 노출된 반도체 기판(10)을 식각하여 트렌치(11)를 형성하는 단계이다.
상기 트렌치 형성단계(S5)에서는 상기 반도체 기판(110) 내부에 식각 공정으로 인해 대략 요홈 형상의 트렌치(11)가 형성된다. 이때, 상기 트렌치(11)는 평평한 바닥부(11a)와 상기 바닥부(11a)로부터 수직으로 꺾이는 모서리에 형성되는 곡면부(11b)와, 상기 곡면부(11b)로부터 상방향으로 연장되는 측면부(11c)로 이루어질 수 있다. 이러한 트렌치(11)는 상기 바닥부(11a), 곡면부(11b), 측면부(11c)가 라운드 형태로 일체 연결되어 이루어진다. 여기서, 상기 트렌치(11)는 건식 식각에 의해 식각된다. 따라서, 상기 트렌치(11)는 습식 식각 방식으로 형성된 상기 질화막(30) 패턴을 하드 마스크(hard mask)로 하여, 상기 질화막(30)에 형성된 곡면부 (30a)의 곡면의 형상이 그대로 전사되어 공정이 이루어질 수 있다. 한편, 상기 질 화막(30) 패턴에 언더 컷으로 이루어지는 곡면부(30a)가 상기 트렌치(11)가 식각되는 속도보다 다소 느린 속도로 형성된다. 따라서, 식각된 트렌치(11)의 폭은 상기 질화막(30) 패턴의 폭보다 작은 상기 패드산화막(20)의 패턴과 같은 폭으로 이루어질 수 있다. 또한, 상기 트렌치 형성단계(S5)에서는 상기 질화막(30)이 상기 트렌치(11)에 전사시켜주기 때문에, 상기 질화막(30)이 식각되는 범위는 시간이 지남에 따라, 2d에 도시된 상기 질화막(30)이 식각되는 범위보다 보다 크게 식각될 수 있다. 이와 같이 상기 트렌치(11)는 상기 질화막(30) 패턴의 곡면부(30a)로 인해, 모서리 부위가 대략 곡면 형상으로 이루어짐으로써, 상기 트렌치(11)의 모서리에 스트레스 집중으로 인한, 격자 구조 어긋남 및 누설 전류 발생을 방지할 수 있다.
도 4f를 참조하면, 상기 산화막 형성단계(S6)는 상기 트렌치(11) 내부를 매립하여, 상기 질화막(30)의 상부를 덮도록 산화막(60)을 형성하는 단계이다.
상기 산화막 형성단계(S6)에서 상기 산화막(60)은 상기 반도체 기판(10)의 트렌치(11) 내부에 이어지는 상기 질화막(30)의 상부를 덮도록 도포하여, 소자를 분리하기 위한 막이 형성된다. 이러한 산화막(60)은 열산화(thermaloxidation), 화학기상증착(CVD), 물리기상증착(PVD) 및 그 등가 방법 중 선택된 어느 하나를 이용하여 상기 트렌치(11)와 상기 패드산화막(20) 패턴 및 상기 질화막(30) 패턴 내부를 매립하여 형성된다. 바람직하기로는 고밀도 플라즈마 화학기상증착(HDPCVD, High Density Plasma Chemical Vapor Deposition)법으로 형성할 수 있으나, 여기서 그 방법을 한정하는 것은 아니다.
도 4g를 참조하면, 상기 소자 분리막 형성단계(S7)는 상기 질화막(30)이 노 출되도록 상기 산화막(60)을 평탄화시켜 소자 분리막(100)을 형성하는 단계이다.
상기 소자 분리막 형성단계(S7)에서는 상기 질화막(30) 패턴이 외부로 노출되도록 상기 산화막(60)을 평탄화한다. 여기서, 평탄화는 화학적 기계적 연마(CMP, chemical mechanical polish) 및 그 등가 방법 중 선택된 어느 하나의 방법에 의해 형성할 수 있으며, 여기서 그 방법을 한정하는 것은 아니다. 이때, 상기 질화막 (30)을 덮도록 형성된 산화막(60)은 상기 질화막(30)과 평탄하게 이루어지도록 제거하여, 상기 트렌치(11)와, 상기 패드산화막(20) 및 상기 질화막(30) 내부에 남게되는 산화막(60)이 소자 분리막(100)으로 형성된다.
이와 같이, 상기 소자 분리막(100)은 상기 질화막(30)을 습식 식각하여, 상기 질화막(30) 패턴의 가장자리 부위가 언더컷으로 인해, 곡면 형상으로 형성하고, 상기 질화막(30)을 하드 마스크로 하여 상기 반도체 기판(10)을 식각하여 트렌치(11)를 형성한다. 따라서, 상기 질화막(30)에 형성된 곡면이 식각에 의해 형성되는 트렌치(11)의 모서리에 그대로 전사되어 상기 트렌치(11)의 모서리가 곡면 형상을 이룸으로써, 스트레스 집중에 의한 격자 결함을 방지할 수 있다.
다음은 본 발명의 다른 실시예에 따른 반도체 장치의 소자 분리막 형성방법을 설명하기로 한다.
상기 본 발명의 다른 실시예에 따른 반도체 장치의 소자 분리막 형성방법은 포토레지스트 및 반사 방지막 패턴 형성단계(S1)와, 질화막 패턴 형성단계(S2)와, 패드산화막 패턴 형성단계(S3)와, 포토레지스트 및 반사 방지막 패턴 제거단계(S4) 와, 트렌치 형성단계(S5)와, 산화막 형성단계(S6)와, 소자 분리막 형성단계(S7)를 포함한다. 이때, 상기 소자 분리막 형성단계(S7) 이후, 질화막 패턴 제거단계(S18)와, 소자 분리막 평탄화 단계(S19) 및 패드 산화막 제거단계(S20)를 더 포함한다.
여기서, 상기 포토레지스트 및 반사 방지막 패턴 형성단계(S1)와, 질화막 패턴 형성단계(S2)와, 패드산화막 패턴 형성단계(S3)와, 포토레지스트 및 반사 방지막 패턴 제거단계(S4)와, 트렌치 형성단계(S5)와, 산화막 형성단계(S6)와, 소자 분리막 형성단계(S7)는 상기 본 발명의 일실시예에 따른 반도체 장치의 소자 분리막 형성방법의 포토레지스트 및 반사 방지막 패턴 형성단계(S1)와, 질화막 패턴 형성단계(S2)와, 패드산화막 패턴 형성단계(S3)와, 포토레지스트 및 반사 방지막 패턴 제거단계(S4)와, 트렌치 형성단계(S5)와, 산화막 형성단계(S6)와, 소자분리막 형성단계(S7)와 동일하므로, 중복된 설명은 생략하기로 한다.
또한, 상기 본 발명의 다른 실시예에 따른 반도체 장치의 소자 분리막 형성방법을 나타내는 도 5a 내지 5g의 단면도는 상기 본 발명의 일 실시예에 따른 반도체 장치의 소자 분리막 형성방법에서 나타낸 도 4a 내지 4g에 도시된 단면도와 동일하므로, 중복된 도면은 생략하기로 한다.
따라서, 본 발명의 일실시예에 따른 반도체 장치의 소자 분리막 형성방법을 나타낸 도 4a 내지 4g와 동일한 도 5a 내지 5g를 생략하기로 하고, 본 발명의 다른 실시예에 따른 반도체 장치의 소자 분리막 형성방법을 나타낸 도 5h 내지 5j를 이어서 설명하기로 한다.
도 5h 내지 5j는 도 3에 도시된 반도체 장치의 소자 분리막 형성방법을 도시한 단면도이다.
도 5h는 질화막 패턴 제거단계(S18)를 도시한 단면도이고, 도 5i는 상기 소자 분리막 평탄화 단계(S19)를 도시한 단면도이고, 도 5j는 상기 패드산화막 제거단계(S20)를 도시한 단면도이다.
먼저, 도 5h를 참조하면, 상기 질화막 패턴 제거단계(S18)는 상기 질화막 (30) 패턴을 제거하는 단계이다.
상기 질화막 패턴 제거 단계(S18)는 상기 소자 분리막(100) 형성 이후, 상기 질화막(30) 패턴을 상기 패드산화막(20) 패턴이 외부로 노출되도록 제거한다. 이러한, 질화막(30) 패턴은 인산 및 그 등가물 중 선택된 어느 하나를 이용하여 습식 식각으로 제거할 수 있으나, 여기서 식각 물질을 한정하는 것은 아니다.
다음, 도 5i를 참조하면, 상기 소자 분리막 평탄화 단계(S19)는 상기 패드산화막(20) 상부로 상기 소자 분리막(100)을 평탄화시키는 단계이다.
상기 소자 분리막 평탄화 단계(S19)에서는 상기 패드산화막(20) 패턴과 평탄하도록 상기 소자 분리막(100)의 소정영역이 제거되어 평탄화를 이룬다. 여기서, 평탄화는 화학적 기계적 연마(CMP) 및 그 등가 방법 중 선택된 어느 하나의 방법에 의해 형성할 수 있으며, 여기서 그 방법을 한정하는 것은 아니다. 따라서, 상기 질화막(30)이 모두 제거되므로 상기 트렌치(11)의 내부에 남게되는 산화막(60)이 또다른 소자 분리막(200)으로 형성할 수 있다.
다음, 도 5j를 참조하면, 상기 패드산화막 제거단계(S20)는 상기 패드산화 막(20)을 제거하는 단계이다.
상기 패드산화막 제거단계(S20)에서는 상기 패드산화막(20) 패턴을 상기 반도체 기판(10)이 외부로 노출되도록 제거한다. 상기 패드 산화막(20) 패턴은 상기 질화막(30) 패턴 제거하는 방법과 동일하게 인산 및 그 등가물 중 선택된 어느 하나를 이용하여 습식 식각으로 제거할 수 있으며, 여기서 식각 물질 및 방법을 한정하는 것은 아니다. 따라서, 상기 반도체 기판(10)의 트렌치(11) 내부에 남게 되는 산화막(60)이 소자 분리막(200)을 형성한다. 이러한 소자 분리막(200)은 상기 반도체 기판(10) 상부에 형성된 패드산화막(20)을 제거함으로써, 상기 반도체 기판 (10) 상부로 돌출되어 이루어진다. 이와 같은 상기 소자 분리막(200)은 트렌치(11)의 모서리를 곡면 형상으로 형성함으로써 스트레스 집중에 의한 격자 결함을 방지할 수 있다. 더불어, 트렌치(11)로부터 연장되어 돌출된 영역까지 동일한 폭으로 형성됨으로써, 소자를 분리하기 위한 상기 소자분리막(200)의 사용 범위를 보다 넓게 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 소자 분리막을 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 소자 분리막을 도시한 단면도이다.
도 3은 도 1 내지 2에 도시된 반도체 장치의 소자 분리막의 형성방법을 도시한 순서도이다.
도 4a 내지 4g는 도 3에 도시된 반도체 장치의 소자 분리막 형성방법을 도시한 단면도이다.
도 5h 내지 5j는 도 3에 도시된 반도체 장치의 소자 분리막 형성방법을 도시한 단면도이다.

Claims (8)

  1. 삭제
  2. 삭제
  3. 패드산화막, 질화막, 반사방지막 및 포토레지스트가 순차적으로 형성된 반도체 기판을 준비하여, 상기 질화막을 선택적으로 노출시키는 패턴을 형성하는 포토레지스트 및 반사방지막 패턴 형성단계;
    상기 포토레지스트 패턴을 마스크로 이용하여 상기 질화막을 습식 식각하여, 상기 패드산화막을 노출시키며, 상기 질화막은 습식 식각되므로 측면이 라운드지도록 패턴이 형성되는 질화막 패턴 형성단계;
    상기 질화막 패턴을 마스크로 이용하여, 상기 패드산화막을 식각하여, 상기 반도체 기판을 노출시키는 패턴을 형성하는 패드산화막 패턴 형성단계;
    상기 포토레지스트 및 반사방지막 패턴을 제거하는 포토레지스트 및 반사방지막 패턴 제거단계;
    상기 질화막의 라운드지도록 형성된 패턴을 마스크로 이용하여, 상기 노출된 반도체 기판을 식각하여, 트렌치 내부의 모서리가 라운드지도록 형성하는 트렌치 형성단계;
    상기 트렌치 내부에 매립되며, 상기 트렌치 및 상기 질화막 상부를 덮도록 산화막을 형성하는 산화막 형성단계; 및
    상기 질화막이 노출되도록 상기 산화막을 평탄화시켜 소자분리막을 형성하는 소자분리막 형성단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  4. 제 3항에 있어서,
    상기 소자분리막 형성단계 이후,
    상기 질화막 패턴을 제거하는 질화막 패턴 제거단계와, 상기 패드산화막 상부로 상기 소자분리막을 평탄화시키는 소자분리막 평탄화 단계 및 상기 패드산화막을 제거하는 패드산화막 제거단계를 더 포함하는 것을 특징으로 하는 반도체 장치 의 소자분리막 형성방법.
  5. 제 3항에 있어서,
    상기 트렌치 형성 단계에서,
    상기 트렌치는 평평한 바닥부와 상기 바닥부로부터 수직으로 꺾이는 모서리에 형성되는 곡면부와, 상기 곡면부로부터 상방향으로 연장되어 측면부로 형성되어 이루어진 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
  6. 삭제
  7. 제 3항에 있어서,
    상기 패드산화막 패턴 형성단계에서는 상기 패드산화막을 건식식각 방식으로 식각하여 상기 패드산화막 패턴을 형성하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  8. 삭제
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