KR20060070364A - 소자 분리막 형성 방법 - Google Patents

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KR20060070364A
KR20060070364A KR1020040109072A KR20040109072A KR20060070364A KR 20060070364 A KR20060070364 A KR 20060070364A KR 1020040109072 A KR1020040109072 A KR 1020040109072A KR 20040109072 A KR20040109072 A KR 20040109072A KR 20060070364 A KR20060070364 A KR 20060070364A
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oxide film
trench
film
forming
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김훈
은병수
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히, DWD(Dep-Wet etch-Dep) 공정을 이용한 소자 분리막의 형성 과정에서 습식 식각에 의한 라이너 질화막의 리프팅 현상을 방지할 수 있는 소자 분리막의 형성 방법에 관한 것이다.
본 발명에 의한 소자 분리막 형성 방법은 반도체 기판 상에 소자 분리 영역을 정의하는 패드 패턴을 형성하는 단계, 상기 패드 패턴을 마스크로 상기 기판을 식각하여 소정 깊이의 트렌치를 형성하는 단계, 상기 트렌치가 형성된 기판의 전면에 제 1 라이너 질화막 및 제 1 라이너 산화막을 순차 형성하는 단계, 상기 제 1 라이너 산화막이 형성된 결과물에 제 1 갭필 산화막을 증착하는 단계, 상기 트렌치의 소정부 위에 있는 상기 제 1 갭필 산화막, 제 1 라이너 산화막 및 제 1 라이너 질화막을 제거하는 단계, 상기 제 1 갭필 산화막, 제 1 라이너 산화막 및 제 1 라이너 질화막이 제거된 결과물 전면에 제 2 라이너 질화막 및 제 2 라이너 산화막을 순차 형성하는 단계, 상기 제 2 라이너 산화막이 형성된 결과물에 제 2 갭필 산화막을 증착하여 트렌치를 매립하는 단계를 포함한다.
소자분리막, DWD, 갭필 특성, 라이너 질화막, 리프팅

Description

소자 분리막 형성 방법{Method for forming isolation layer}
도 1a 내지 도 1c는 종래 기술에 따라 소자 분리막을 형성하는 공정 순서도이고,
도 2는 종래 기술에 따라 형성된 소자 분리막에서 라이너 질화막의 리프팅 현상이 나타남을 보여주는 전자 현미경 사진이며,
도 3a 내지 도 3d는 본 발명의 일 실시예에 따라 소자 분리막을 형성하는 공정 순서도이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 반도체 기판 102 : 패드 산화막
104 : 패드 질화막 106 : 패드 패턴
108 : 트렌치 110 : 희생 산화막
112 : (제 1 )라이너 질화막 114 : (제 1 )라이너 산화막
116 : 제 1 갭필 산화막 118 : 제 2 라이너 질화막
120 : 제 2 라이너 산화막 122 : 제 2 갭필 산화막
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히, DWD(Dep-Wet etch-Dep) 공정을 이용한 소자 분리막의 형성 과정에서 습식 식각에 의한 라이너 질화막의 리프팅을 방지할 수 있는 소자 분리막의 형성 방법에 관한 것이다.
일반적으로, 반도체 기판 상에 트랜지스터와 커패시터 등을 형성하는 공정에 있어서는, 반도체 기판에 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자 분리 영역을 형성하게 된다.
그런데, 상기 소자 분리 영역을 형성하는 공정에 있어서는, 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 나서, 이러한 트렌치에 갭필 산화막을 증착한 후, 화학기계적 연마공정으로 상기 갭필 산화막의 불필요한 부분을 연마함으로서, 소자 분리막을 반도체 기판에 형성하는 STI(shallow trench isolation) 공정이 많이 이용되고 있다.
그러나, 최근 들어 반도체 소자가 고집적화·초미세화됨에 따라, 상기 소자 분리막의 형성을 위한 트렌치 역시 종횡비(aspect ratio)가 급격히 커지게 되었으며, 이 때문에 트렌치의 내부에 상기 갭필 산화막이 제대로 채워지지 않는 소자 분리막의 갭필 문제가 크게 대두되었다. 이러한 갭필 문제를 해결하기 위하여, 종래에는 상기 갭필 산화막으로 높은 갭필 특성을 나타내는 HDP(high densuty plasma) 산화막을 사용하였으나, 최근에 반도체 소자가 더욱 초미세화되고 트렌치의 종횡비 역시 더욱 커짐에 따라, 이러한 방법 역시 한계에 부딪히게 되었다.
이에, 소자 분리막의 갭필 문제를 해결하기 위하여, 갭필 산화막을 2 단계로 나누어 증착함으로서 소자 분리막을 형성하는 DWD(Dep-Wet etch-Dep) 공정을 이용한 소자 분리막의 형성 방법이 제안된 바 있다.
이하, 첨부한 도면을 참고로 이러한 종래 기술에 따른 소자 분리막의 형성 방법을 구체적으로 살피기로 한다.
도 1a 내지 도 1c는 종래 기술에 따라 소자 분리막을 형성하는 공정 순서도이다.
종래 기술에 따라 소자 분리막을 형성함에 있어서는, 우선, 반도체 기판(100)의 완충막 역할을 하는 패드 산화막(102) 및 패드 질화막(104)을 순차적으로 증착한 다음, 감광막을 이용한 사진 식각 공정을 진행함으로서 상기 패드 산화막(102) 및 패드 질화막(104)을 패터닝한다. 그 결과, 소자 분리 영역을 정의하도록 패터닝된 패드 산화막(102) 및 패드 질화막(104)이 순차 적층되어 이루어지는 패드 패턴(106)이 반도체 기판(100) 상에 형성된다.
이후, 상기 패드 패턴(106)을 마스크로 상기 반도체 기판(100)을 식각하여 소정 깊이의 트렌치(108)를 형성한다.
이어서, 도 1a에 도시한 바와 같이, 상기 트렌치(108)를 형성하기 위한 식각 공정에 의해 노출된 반도체 기판(100)의 스트레스 및 손실을 방지하기 위하여, 트렌치(108) 내부에 희생 산화막(110)을 형성한다. 그리고 나서, 상기 희생 산화막(110)이 형성된 결과물의 전면, 즉, 상기 트렌치(108) 내부의 희생 산화막(110) 및 패드 질화막(104)의 상부에 라이너 질화막(112) 및 라이너 산화막(114)을 순차 형성한다. 이러한 라이너 질화막(112) 및 라이너 산화막(114)은 트렌치(108) 내벽의 산화를 방지하고 트렌치(108) 내벽에 가해지는 스트레스를 완화시키는 버퍼층 등으로 작용한다.
계속하여, 상기 라이너 산화막(114)이 형성된 결과물에 제 1 갭필 산화막(116)을 증착한다. 그런데, 갭필 특성이 우수한 HDP 산화막 등을 이용하여 상기 제 1 갭필 산화막(116)을 증착하더라도, 도 1a에서 볼 수 있는 바와 같이, 트렌치(108)의 종횡비가 매우 커짐으로서 상기 제 1 갭필 산화막(116)에 의해 상기 트렌치(108)가 완전히 매립되지 못하며, 특히, 트렌치(108)의 소정부 위의 영역에서는 상기 제 1 갭필 산화막(116)이 매립되지 못한 빈 공간이 생기게 된다.
이 때문에, DWD 공정을 이용한 종래 기술에 의한 소자 분리막의 형성 방법에서는, 상기 제 1 갭필 산화막(116)을 증착한 후에, 도 1b에 도시된 바와 같이, 상기 트렌치(108)의 소정부 위에 있는 제 1 갭필 산화막(116)을 HF 또는 BOE 등의 식각액을 이용한 습식 식각 공정으로 제거한다.
그런데, 이러한 습식 식각 공정을 진행하면, 상기 습식 식각 공정시의 식각액이, 상기 트렌치(108)의 소정부 위에 있는 라이너 산화막(114) 및 라이너 질화막(112) 내로 스며들게 됨으로서, 라이너 질화막(112)이 일부 식각되거나, 희생 산화막(110) 등이 일부 식각되어 라이너 질화막(112)이 들떠 버리는 라이너 질화막(112)의 리프팅 현상(도 2의 점선 부분 참조)이 발생한다. 도 2는 종래 기술에 따라 형성된 소자 분리막에서, 이러한 라이너 질화막의 리프팅 현상이 나타남을 보 여주는 전자 현미경 사진이다.
한편, 상기 트렌치(108)의 소정부 위에 있는 상기 제 1 갭필 산화막(116)을 식각·제거한 후에는, 도 1c에 도시된 바와 같이, 제 2 갭필 산화막(122)을 증착하여 트렌치(108)을 매립하게 된다. 즉, 이러한 제 2 갭필 산화막(122)의 매립시에는, 전체적인 트렌치(108)의 종횡비가 크더라도, 이미 이러한 트렌치(108)의 하부가 상기 제 1 갭필 산화막(116)에 의해 상당 부분 매립되어 있으므로, 이러한 제 2 갭필 산화막(122)의 증착 공정에 의해 상기 트렌치(108)의 남은 상부가 빈 공간 없이 쉽게 매립될 수 있다.
이후, 상기 패드 질화막(104)을 식각 정지층으로 사용하여 평탄화 공정을 진행하고, 이러한 패드 질화막(104)을 식각·제거하면 최종적인 소자 분리막이 형성된다.
즉, 이러한 종래 기술에 따르면, 2 단계에 걸쳐 제 1 및 제 2 갭필 산화막을 증착하는 DWD 공정을 이용함으로서, 트렌치(108)의 종횡비가 매우 큰 경우에도 트렌치(108)의 갭필 문제를 발생시키지 않고 소자 분리막을 형성할 수 있다.
그러나, 이러한 종래 기술에 의한 소자 분리막의 형성 방법에 있어서는, 제 1 갭필 산화막(116)의 습식 식각 공정 시에, 이러한 식각부의 측벽에 존재하는 라이너 질화막(112) 등이 식각액에 의해 스트레스를 받아 상기 라이너 질화막(112)이 손상되거나 들떠 버리는 라이너 질화막(112)의 리프팅 현상이 발생하는 문제점이 있다. 이 때문에, 최종 형성된 소자 분리막의 특성이 크게 저하되거나 이를 포함하는 반도체 소자의 특성에도 악영향을 미치게 되는 등의 문제를 나타내게 된다.
이 때문에, 상기 DWD 공정을 이용한 소자 분리막의 형성 과정에서, 상기 습식 식각에 의한 라이너 질화막(112)의 리프팅 현상을 발생시키지 않는 소자 분리막의 신규한 제조 방법이 계속적으로 요구되고 있다.
이에 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, DWD 공정을 이용한 소자 분리막의 형성 과정에서, 라이너 질화막의 리프팅 현상을 발생시키지 않는 소자 분리막의 신규한 제조 방법을 제공하기 위한 것이다.
상기한 목적을 달성하기 위해 본 발명은 반도체 기판 상에 소자 분리 영역을 정의하는 패드 패턴을 형성하는 단계, 상기 패드 패턴을 마스크로 상기 기판을 식각하여 소정 깊이의 트렌치를 형성하는 단계, 상기 트렌치가 형성된 기판의 전면에 제 1 라이너 질화막 및 제 1 라이너 산화막을 순차 형성하는 단계, 상기 제 1 라이너 산화막이 형성된 결과물에 제 1 갭필 산화막을 증착하는 단계, 상기 트렌치의 소정부 위에 있는 상기 제 1 갭필 산화막, 제 1 라이너 산화막 및 제 1 라이너 질화막을 제거하는 단계, 상기 제 1 갭필 산화막, 제 1 라이너 산화막 및 제 1 라이너 질화막이 제거된 결과물 전면에 제 2 라이너 질화막 및 제 2 라이너 산화막을 순차 형성하는 단계, 상기 제 2 라이너 산화막이 형성된 결과물에 제 2 갭필 산화막을 증착하여 트렌치를 매립하는 단계를 포함하는 소자 분리막의 형성 방법을 제 공한다.
여기서, 상기 패드 패턴은 상기 소자 분리 영역을 정의하도록 패터닝된 패드 산화막 및 패드 질화막이 순차 적층되어 이루어질 수 있으며, 상기 트렌치 형성 단계 후에는, 통상의 공정에 따라, 상기 트렌치의 내부에 희생 산화막을 형성하는 단계를 더 포함할 수 있다.
즉, 상술한 공정을 진행하면, 본 발명에 따라 소자 분리막이 형성될 수 있는 바, 이러한 본 발명의 소자 분리막 형성 방법에 따르면, 제 1 갭필 산화막에 대한 습식 식각 공정 시에, 해당 식각부의 트렌치 측벽에 있는 제 1 라이너 산화막 및 제 1 라이너 질화막까지 함께 제거하고 나서, 이러한 부분에 새로운 제 2 라이너 산화막, 제 2 라이너 질화막 및 제 2 갭필 산화막을 다시 증착함으로서, 상기 제 1 갭필 산화막의 식각부 측벽에서의 라이너 질화막의 리프팅 현상을 완전히 방지할 수 있다.
상기 본 발명에 따른 소자 분리막의 형성 방법에 있어서, 상기 제 1 갭필 산화막은 1200Å 이상의 두께로 증착됨이 바람직하다.
또한, 상기 본 발명에 따른 소자 분리막의 형성 방법에서, 상기 제 1 갭필 산화막, 제 1 라이너 산화막 및 제 1 라이너 질화막을 제거하는 단계에서는, HF 또는 BOE와 인산을 식각액으로 사용함이 바람직하다. 이 중, 상기 HF 또는 BOE에 의해 산화막이 제거될 수 있으며, 인산에 의해 라이너 질화막이 제거될 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하 는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이제 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따라 소자 분리막을 형성하는 공정 순서도이다.
본 발명의 일 실시예에 따라 소자 분리막을 형성함에 있어서는, 우선, 종래 기술과 마찬가지로, 반도체 기판(100) 상에 완충막 역할을 하는 패드 산화막(102) 및 패드 질화막(104)을 순차적으로 증착한 다음, 이에 대해 감광막을 이용한 사진 식각 공정을 진행함으로서 상기 패드 산화막(102) 및 패드 질화막(104)을 패터닝한다. 그 결과, 소자 분리 영역을 정의하도록 패터닝된 패드 산화막(102) 및 패드 질화막(104)이 순차 적층되어 이루어지는 패드 패턴(106)이 반도체 기판(100) 상에 형성된다.
이후, 상기 패드 패턴(106)을 마스크로 상기 반도체 기판(100)을 식각하여 소정 깊이의 트렌치(108)를 형성한다.
이어서, 도 3a에 도시한 바와 같이, 상기 트렌치(108)를 형성하기 위한 식각 공정에 의해 노출된 반도체 기판(100)의 스트레스 및 손실을 방지하기 위하여, 트렌치(108) 내부에 희생 산화막(110)을 형성한다. 그리고 나서, 상기 희생 산화막(110)이 형성된 결과물의 전면, 즉, 상기 트렌치(108) 내부의 희생 산화막(110) 및 반도페 기판(100) 상의 패드 질화막(104) 상부에, 제 1 라이너 질화막(112) 및 제 1 라이너 산화막(114)을 순차 형성한다. 이러한 제 1 라이너 질화막(112) 및 제 2 라이너 산화막(114)은 트렌치(108) 내벽의 산화를 방지하고 트렌치(108) 내벽에 가해지는 스트레스를 완화시키는 버퍼층 등으로 작용한다.
계속하여, 상기 제 1 라이너 산화막(114)이 형성된 결과물에 제 1 갭필 산화막(116)을 증착한다. 이 때, 상기 제 1 갭필 산화막(116)은 갭필 산화막으로 이용되는 일반적인 산화막을 모두 사용하여 형성할 수 있으나, 바람직하게는 갭필 특성이 우수한 HDP 산화막을 사용하여 형성한다. 또한, 상기 제 1 갭필 산화막(116)은 1200Å 이상의 두께로 증착됨이 바람직하다. 이러한 조건으로 상기 제 1 갭필 산화막(116)을 증착함으로서 트렌치(108) 하부의 충분한 높이를 상기 제 1 갭필 산화막(116)으로 매립할 수 있으며, 이에 따라 추후에 제 2 갭필 산화막(122)으로 매립되어야할 트렌치(108) 상부 높이가 좀 더 줄어들게 된다. 따라서, 트렌치(108)의 갭필 문제를 좀 더 최소화할 수 있다.
그런데, 이와 같이 갭필 특성이 우수한 HDP 산화막 등을 이용하여 상기 제 1 갭필 산화막(116)을 증착하더라도, 도 3a에서 볼 수 있는 바와 같이, 트렌치(108)의 종횡비가 매우 커짐으로서 상기 제 1 갭필 산화막(116)에 의해 상기 트렌치(108)가 완전히 매립되지 못하며, 특히, 트렌치(108)의 소정부 위의 영역에 서는 상기 제 1 갭필 산화막(116)이 매립되지 못한 빈 공간이 생기게 된다.
이 때문에, 본 실시예에 따른 소자 분리막의 형성 방법에 있어서는, 상기 제 1 갭필 산화막(116)을 증착한 후에, 도 3b에서 볼 수 있는 바와 같이, 상기 트렌치(108) 소정부 위에 있는 제 1 갭필 산화막(116), 제 1 라이너 산화막(114) 및 제 1 라이너 질화막(112)을 습식 식각함으로서 제거한다.
즉, 본 실시예에서는 상기 제 1 갭필 산화막(116)에 의해 제대로 매립되지 못한 트렌치(108)의 상부에 있는 상기 제 1 갭필 산화막(116)을 습식 식각에 의해 제거하고, 이러한 트렌치(108)의 상부를 추후에 제 2 갭필 산화막(122)으로 매립함으로서, DWD 공정을 이용한 종래 기술의 소자 분리막 형성 방법에서와 마찬가지로, 트렌치(108)의 종횡비가 큰 경우에도 갭필 문제를 발생시키지 않고 트렌치(108)를 완전히 매립할 수 있다.
또한, 본 실시예에서는 이러한 제 1 갭필 산화막(116)의 습식 식각 공정 시에, 이러한 식각부의 트렌치(108) 측벽에 있는 제 1 라이너 산화막(114) 및 제 1 라이너 질화막(112) 까지를 습식 식각하여 제거한다. 이는 최종 형성된 소자 분리막에서 라이너 질화막의 리프팅 현성을 방지하기 위한 것으로, 본 실시예에서는 제 1 갭필 산화막(108)의 제거시에 이에 대응하는 위치의 상기 제 1 라이너 산화막(114) 및 제 1 라이너 질화막(112) 까지를 함께 제거하고 나서, 추후에 이러한 부분에 새로운 제 2 라이너 산화막(120) 및 제 2 라이너 질화막(118)을 다시 형성하므로, 상기 제 1 갭필 산화막(116)에 대한 습식 식각시의 스트레스에 의한 라이너 질화막의 리프팅 현상을 완전히 방지할 수 있다.
한편, 상기 제 1 갭필 산화막(116), 제 1 라이너 산화막(114) 및 제 1 라이너 질화막(112)을 습식 식각하는 단계에서는, HF 또는 BOE와 인산을 식각액으로 사용함이 바람직하다. 이 중, 상기 HF 또는 BOE에 의해 산화막, 즉, 제 1 갭필 산화막(116) 및 제 1 라이너 산화막(114)이 제거될 수 있으며, 인산에 의해 제 1 라이너 질화막(112)이 제거될 수 있다.
상기 습식 식각 공정을 진행한 후에는, 도 3c에 도시된 바와 같이, 상기 제 1 갭필 산화막(116), 제 1 라이너 산화막(114) 및 제 1 라이너 질화막(112)이 제거된 결과물 전면에 제 2 라이너 질화막(118) 및 제 2 라이너 산화막(120)을 순차 형성한다.
이와 같이 본 실시예에서는, 상기 제 1 갭필 산화막(116)이 식각·제거된 부분의 트렌치(108) 측벽에 완전히 새로운 제 2 라이너 질화막(118) 및 제 2 라이너 산화막(120)을 순차 형성함으로서, 이전에 진행된 상기 제 1 갭필 산화막(116)에 대한 습식 식각 공정에서 식각액에 의한 스트레스가 상기 제 2 라이너 질화막(118) 및 제 2 라이너 산화막(120)에 전혀 부가되지 않으므로, 최종 제조된 소자 분리막에서 라이너 질화막의 리프팅 현상이 전혀 발생하지 않는다.
한편, 상기 제 2 라이너 질화막(118) 및 제 2 라이너 산화막(120)을 순차 형성한 후에는, 도 2d에 도시된 바와 같이, 상기 제 2 라이너 산화막(120)이 형성된 결과물 전면에 제 2 갭필 산화막(122)을 증착하여 트렌치(108)을 매립하게 된다. 즉, 이러한 제 2 갭필 산화막(122)의 매립시에는, 전체적인 트렌치(108)의 종횡비가 크더라도, 이미 이러한 트렌치(108)의 하부가 상기 제 1 갭필 산화막(116)에 의 해 상당 부분 매립되어 있으므로, 이러한 제 2 갭필 산화막(122)의 증착 공정에 의해 상기 트렌치(108)의 남은 상부가 빈 공간 없이 쉽게 매립될 수 있다.
이후, 상기 패드 질화막(104)을 식각 정지층으로 사용하여 평탄화 공정을 진행하고, 이러한 패드 질화막(104)을 식각·제거하면 최종적인 소자 분리막이 형성된다.
즉, 이러한 본 실시예에 따르면, 반도체 소자의 초미세화에 따라 트렌치(108)의 종횡비가 현격히 커진다고 하더라도, 2 단계에 걸쳐 갭필 산화막을 증착함으로서 별다른 갭필 문제없이 상기 트렌치를 완전히 매립하여 양호한 특성의 소자 분리막을 형성할 수 있다. 이와 동시에, 본 실시예에서는, 제 1 갭필 산화막(116)에 대한 습식 식각 공정시의 스트레스로 인한 라이너 질화막의 리프팅 현상 역시 완전히 방지할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이, 본 발명에 따르면 DWD 공정을 통해 별다른 갭필 문제없이 트렌치를 완전히 매립하여 양호한 특성을 가지는 소자 분리막을 형성할 수 있는 동 시에, 종래의 DWD 공정을 이용한 소자 분리막 형성 방법에서 나타나던 문제점, 즉, 습식 식각액에 의한 라이너 질화막의 리프팅 현상 역시 완전히 방지할 수 있다.
따라서, 본 발명에 따르면, 소자 분리막의 특성 및 이에 따른 반도체 소자의 특성을 현저히 향상시킴으로서, 반도체 소자의 고집적화에 크게 기여할 수 있다.

Claims (5)

  1. 반도체 기판 상에 소자 분리 영역을 정의하는 패드 패턴을 형성하는 단계,
    상기 패드 패턴을 마스크로 상기 기판을 식각하여 소정 깊이의 트렌치를 형성하는 단계,
    상기 트렌치가 형성된 기판의 전면에 제 1 라이너 질화막 및 제 1 라이너 산화막을 순차 형성하는 단계,
    상기 제 1 라이너 산화막이 형성된 결과물에 제 1 갭필 산화막을 증착하는 단계,
    상기 트렌치의 소정부 위에 있는 상기 제 1 갭필 산화막, 제 1 라이너 산화막 및 제 1 라이너 질화막을 제거하는 단계,
    상기 제 1 갭필 산화막, 제 1 라이너 산화막 및 제 1 라이너 질화막이 제거된 결과물 전면에 제 2 라이너 질화막 및 제 2 라이너 산화막을 순차 형성하는 단계,
    상기 제 2 라이너 산화막이 형성된 결과물에 제 2 갭필 산화막을 증착하여 트렌치를 매립하는 단계를 포함하는 소자 분리막의 형성 방법.
  2. 제 1 항에 있어서, 상기 패드 패턴은 상기 소자 분리 영역을 정의하도록 패터닝된 패드 산화막 및 패드 질화막이 순차 적층되어 이루어진 소자 분리막의 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 트렌치 형성 단계 후에는 상기 트렌치의 내부에 희생 산화막을 형성하는 단계를 더 포함하는 소자 분리막의 형성 방법.
  4. 제 1 항에 있어서, 상기 제 1 갭필 산화막은 1200Å 이상의 두께로 증착되는 소자 분리막의 형성 방법.
  5. 제 1 항에 있어서, 상기 제 1 갭필 산화막, 제 1 라이너 산화막 및 제 1 라이너 질화막을 제거하는 단계에서는, HF 또는 BOE와 인산을 식각액으로 사용하는 소자 분리막의 형성 방법.
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