KR100721624B1 - 반도체 장치의 얕은 트렌치 분리막 제조방법 - Google Patents

반도체 장치의 얕은 트렌치 분리막 제조방법 Download PDF

Info

Publication number
KR100721624B1
KR100721624B1 KR1020050127040A KR20050127040A KR100721624B1 KR 100721624 B1 KR100721624 B1 KR 100721624B1 KR 1020050127040 A KR1020050127040 A KR 1020050127040A KR 20050127040 A KR20050127040 A KR 20050127040A KR 100721624 B1 KR100721624 B1 KR 100721624B1
Authority
KR
South Korea
Prior art keywords
oxide film
density region
photoresist
shallow trench
pad pattern
Prior art date
Application number
KR1020050127040A
Other languages
English (en)
Inventor
김명식
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020050127040A priority Critical patent/KR100721624B1/ko
Application granted granted Critical
Publication of KR100721624B1 publication Critical patent/KR100721624B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 장치의 얕은 트렌치 분리막 제조방법에 관한 것으로, a) 고밀도 영역과 저밀도 영역을 갖는 기판 상에 소자분리영역을 정의하는 패드 패턴을 형성하는 단계; b) 상기 패드 패턴을 식각마스크로 기판 내에 소정 깊이를 가지는 트렌치를 형성하는 단계; c) 상기 b)의 결과물 상에 산화막을 증착하여 상기 트렌치를 매립하는 단계; d) 상기 산화막의 상부에 포토레지스트를 코팅하는 단계; e) 상기 포토레지스트와 상기 산화막의 일부를 제1 에치백하여 상기 d)의 결과물과 동일한 수준의 프로파일을 유지하는 단계; f) 상기 포토레지스트가 완전히 제거되고, 상기 산화막이 상기 패드 패턴 상단면의 상부에 잔류되는 시점까지 제2 에치백하여 상기 e)의 결과물과 동일한 수준의 프로파일을 유지하는 단계; g) 상기 제2 에치백에서 잔류된 산화막을 상기 패드 패턴의 상부 표면이 드러나는 시점까지 화학기계적연마하여 상기 트렌치 내에 분리막을 형성하는 단계;를 포함하는 반도체 장치의 얕은 트렌치 분리막 제조방법에 관한 것이다.
STI, 평탄화

Description

반도체 장치의 얕은 트렌치 분리막 제조방법{Manufacturing method for shallow trench isolation semiconductor device}
도 1a 내지 도 1e는 본 발명에 따르는 반도체 장치의 얕은 트렌치 분리막 제조공정 수순단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
1: 기판 21,22: 패드 산화막
31,32: 패드 질화막 41: 고밀도 영역의 산화막
41a: 고밀도 영역 산화막의 골 42: 저밀도 영역의 산화막
42a: 저밀도 영역 산화막의 골 100: 고밀도 영역
100a: 고밀도 영역의 얕은 트렌치 200: 저밀도 영역
200a: 저밀도 영역의 얕은 트렌치
PR : 포토레지스트
본 발명은 반도체 장치의 얕은 트렌치 분리막 제조방법에 관한 것으로, 특히 트렌치를 형성하기 위한 포토레지스트의 에치백을 이용하여 보다 평탄한 얕은 트렌치 분리막을 제조할 수 있는 반도체 장치의 얕은 트렌치 분리막 제조방법에 관한 것이다.
일반적으로, 반도체 장치는 소자간의 전기적인 분리를 위해 얕은 트렌치 분리막(STI, shallow trench isolation)을 형성한다.
종래 얕은 트렌치 분리막의 제조방법은 기판에 산화막과 질화막을 순차증착하고, 그 질화막 패턴을 형성하여 질화막을 하드마스크로 사용하는 건식식각공정으로 기판에 트렌치를 형성한다.
그 다음, 산화막을 두껍게 증착하고 평탄화하여 트렌치 내에 위치하는 분리막을 형성하게 된다.
그러나 반도체 장치의 집적도가 심화되어, 디자인룰이 보다 엄격해 짐으로써 증착된 산화막의 프로파일 편차가 심화되어 평탄화과정에서 평탄도가 나빠지고 있어 원하는 형상의 얕은 트렌치 분리막의 제조가 용이하지 않은 문제점이 있었다.
상기와 같은 문제점을 감안한 본 발명은 반도체 장치의 집적도가 심화되어도 용이하게 평탄한 얕은 트렌치 분리막을 제조할 수 있는 반도체 장치의 얕은 트렌치 분리막 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명은, a) 고밀도 영역과 저밀도 영역을 갖는 기판 상에 소자분리영역을 정의하는 패드 패턴을 형성하는 단계; b) 상기 패드 패턴을 식각마스크로 기판 내에 소정 깊이를 가지는 트렌치를 형성하는 단계; c) 상기 b)의 결과물 상에 산화막을 증착하여 상기 트렌치를 매립하는 단계; d) 상기 산화막의 상부에 포토레지스트를 코팅하는 단계; e) 상기 포토레지스트와 상기 산화막의 일부를 제1 에치백하여 상기 d)의 결과물과 동일한 수준의 프로파일을 유지하는 단계; f) 상기 포토레지스트가 완전히 제거되고, 상기 산화막이 상기 패드 패턴 상단면의 상부에 잔류되는 시점까지 제2 에치백하여 상기 e)의 결과물과 동일한 수준의 프로파일을 유지하는 단계; g) 상기 제2 에치백에서 잔류된 산화막을 상기 패드 패턴의 상부 표면이 드러나는 시점까지 화학기계적연마하여 상기 트렌치 내에 분리막을 형성하는 단계;를 포함하는 반도체 장치의 얕은 트렌치 분리막 제조방법을 제공한다.
또한, 상기 본 발명의 얕은 트렌치 분리막 제조방법에서, 상기 제1 에치백은, 산화막과 포토레지스트의 선택비를 0.5:1 내지 1:1로 설정하는 것이 바람직하다.
또한, 상기 본 발명의 얕은 트렌치 분리막 제조방법에서, 상기 제2 에치백은, 상기 산화막이 상기 패드 패턴의 상부로부터 500Å 내지 1000Å 잔류되는 시점까지 진행하는 것이 바람직하다.
또한, 상기 본 발명의 얕은 트렌치 분리막 제조방법에서, 상기 포토레지스트는, 상기 산화막의 단차보다 10% 높은 두께로 코팅하는 것이 바람직하다.
이하 상기와 같이 구성된 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명 반도체 장치의 얕은 트렌치 분리막 제조방법의 일실시 제조공정 수순단면도이다.
이를 참조하면, 고밀도 영역(100)과 저밀도 영역(200)이 분리된 기판(1)의 상부에 각각 패드산화막(21,22)과 패드질화막(31,32)이 순차적층된 패드 패턴을 식각마스크로 식각공정을 진행하여 형성된 트렌치(100a,200a)를 가지는 기판(1) 상에 산화막(41,42)을 고밀도 영역(100)과 저밀도 영역(200)에 각각 증착하여 상기 트렌치(100a,200a)를 매립하는 단계(도 1a)와, 상기 구조의 상부전면에 포토레지스트(PR)를 도포하는 단계(도 1b)와, 상기 포토레지스트(PR)를 제1 에치백(etchback)하여 고밀도 영역(100)과 저밀도 영역(200)의 수준을 평탄하게 하는 단계(도 1c)와, 상기 잔존하는 포토레지스트(PR)와 그 하부의 산화막(41,42)을 제2 에치백하되, 상기 패드 패턴(21,31 및 22,32)의 상부가 노출되지 않도록 진행하는 단계(도 1d)와, 상기 잔존하는 산화막(41,42)을 상기 패드 패턴(21,31 및 22,32)의 상부 표면이 드러나는 시점까지 화학기계적연마하여 평탄화하는 단계(도 1e)를 포함한다.
이하, 상기와 같은 본 발명에 따른 반도체 장치의 얕은 트렌치 분리막 제조방법의 일 실시예를 보다 상세하게 설명한다.
먼저, 도 1a에 도시한 바와 같이 고밀도 영역(100)과 저밀도 영역(200)이 분리된 기판(1)의 상부에 패드산화막(21,22)과 패드질화막(31,32)이 순차적층된 패드패턴(21,31 및 22,32)을 통해 소자분리영역을 정의한다.
그 다음, 상기 패드패턴(21,31 및 22,32)을 식각마스크로 사용하는 식각공정으로 상기 노출된 기판(1)을 건식식각하여 고밀도 영역(100)과 저밀도 영역(200)에 각각 얕은 트렌치(100a,200a)를 형성한다.
그러면, 상기 고밀도 영역(100)의 패드패턴(21,31) 부위는 얕은 트렌치(100a)에 비해 큰 면적으로 얕은 트렌치(100a)와 역상으로 형성되며, 상기 저밀도 영역(200)의 패드패턴(22,32) 부위는 얕은 트렌치(200a)에 비해 작은 면적으로 얕은 트렌치(200a)와 역상으로 형성된다.
그 다음, 상기 고밀도 영역(100)과 저밀도 영역(200)의 얕은 트렌치(100a,200a) 및 패드 패턴의 상부 전면에 상기 패드 패턴이 완전히 매립되도록 두껍게 산화막(41,42)을 증착한다.
이때, 상기 고밀도 영역(100)의 얕은 트렌치(100a)가 저밀도 영역(200)의 얕은 트렌치(200a)에 비해 작게 형성되어 있기 때문에 상기 고밀도 영역(100)의 산화막(41)의 두께가 상기 저밀도 영역(200)의 산화막(42) 두께보다 더 두껍게 증착된다.
즉, 상기 고밀도 영역(100)의 산화막(41)의 상단면이 상기 저밀도 영역(200)의 산화막(42)의 상단면보다 더 높게 증착되어 상기 고밀도 영역(100)의 산화막(41)과 상기 저밀도 영역(200)의 산화막(42) 사이에는 단차(H)가 형성되고, 상기 고밀도 영역(100)의 산화막(41)은 상대적으로 패드패턴(21,31) 부위가 얕은 트렌치(100a)에 비해 더 큰 면적을 갖기 때문에 산화막(41)에 형성되는 골(41a)이 상기 저밀도 영역(200)의 산화막(42)에 형성되는 골(42a)보다 더 큰 면적으로 더 깊게 형성된다.
결국, 이 상태로 평탄화를 하는 경우에는 상기 고밀도 영역(100)의 산화막(41)과 저밀도 영역(200)의 산화막(42) 사이의 단차(H)가 큼으로 인해 원하는 형상의 얕은 트렌치 분리막을 얻을 수 없게 된다.
그 다음, 도 1b에 도시한 바와 같이 상기 고밀도 영역(100)과 저밀도 영역(200)의 산화막(41,42)의 상부 전면에 포토레지스트(PR)를 코팅한다. 상기 포토레지스트(PR)는, 상기 저밀도 영역(200)의 산화막(42)의 상단면으로부터 상기 고밀도 영역(100)과 저밀도 영역(200)의 산화막(41,42) 사이의 단차(H)보다 10% 더 높은 두께로 고밀도 영역(100)과 저밀도 영역(200)의 산화막(41,42)의 상부 전면에 코팅되는 것이 바람직하다.
그러면, 상기 고밀도 영역(100)의 산화막(41) 상부에 코팅된 포토레지스트(PR)와 상기 저밀도 영역(200)의 산화막(42) 상부에 코팅된 포토레지스트(PR) 사이의 단차(H')는 상기 고밀도 영역(100)의 산화막(41)과 저밀도 영역(42)의 산화막(42) 사이의 단차(H)에 비해 크게 줄어들게 된다.
이는, 상기 고밀도 영역(100)의 산화막(41)에 형성되는 골(41a)이 상기 저밀도 영역(200)의 산화막(42)에 형성되는 골(42a)에 비해 더 큰 면적으로 더 깊게 형성되기 때문에 상기 고밀도 영역(100)의 산화막(41) 상부와 저밀도 영역(200)의 산화막(42) 상부에 동일한 양의 포토레지스트(PR)가 도포되더라도 상기 고밀도 영역(100)의 산화막(41)에 형성된 골(41a)에 매립되는 포토레지스트(PR)의 양이 훨씬 크기 때문이다.
따라서, 상기 고밀도 영역(100)의 산화막(41)과 저밀도 영역(200)의 산화막(42) 상부에 포토레지스트(PR)가 코팅되면 상기 고밀도 영역(100)과 저밀도 영역(200)의 단차(H')가 거의 해소된다.
그 다음, 도 1c에 도시한 바와 같이 상기 포토레지스트(PR)를 제1 에치백(etchback)하여 고밀도 영역(100)과 저밀도 영역(200)의 단차(H'')를 거의 평탄하게 한다.
이때, 상기 고밀도 영역(100)의 산화막(41)은 상부 일부가 식각되며, 저밀도 영역(200)에서는 포토레지스트(PR) 만이 에치백된다.
이와 같은 평탄화를 하기 위해 상기 에치백 공정은 산화막(41,42)과 포토레지스트(PR)의 선택비를 0.5:1 내지 1:1의 수준을 유지한다.
그 다음, 도 1d에 도시한 바와 같이 상기 잔존하는 포토레지스트(PR)와 그 하부의 산화막(41,42)을 제2 에치백하여 평탄화하되, 상기 패드 패턴(21,31 및 22,32) 즉, 고밀도 영역(100)의 패드 질화막(31)과 저밀도 영역(200)의 패드 질화막(32)의 상부가 노출되지 않도록 평탄화한다. 상기 제2 에치백은, 식각공정의 마진을 고려하여 상기 산화막(41,42)이 상기 패드 패턴의 상단면으로부터 500Å 내지 1000Å 잔류되는 시점까지 진행하는 것이 바람직하다.
그 다음, 도 1e에 도시한 바와 같이 상기 잔존하는 산화막(41,42)을 화학기계적연마 공정을 통해 상기 패드 질화막(31,32)의 상부일부까지 제거하여 평탄화한다. 이후의 공정에서는 상기 패드 질화막(31,32)과 패드산화막(21,22)으로 이루어진 패드 패턴(21,31 및 22,32)을 제거한다.
이와 같이, 본 발명은 소자형성영역의 밀도에 따라 얕은 트렌치 분리막 형성을 위해 증착한 산화막의 상부 프로파일에 차이가 있는 것을 고려하여, 포토레지스트를 도포하고, 에치백하여 그 프로파일에 차이를 제거한 후, 평탄화를 하기 때문에 언제나 균일하고 평탄한 얕은 트렌치 분리막을 형성할 수 있게 된다.
이상에서는 본 발명을 특정의 바람직한 실시 예들을 들어 도시하고 설명하였으나, 본 발명은 상기한 실시 예들에 한정되지 않으며 본 발명의 개념을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능하다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 장치의 얕은 트렌치 분리막 제조방법에 의하면, 소자형성영역의 밀도에 따라 분리막 제조용 산화막의 상부 프로파일에 차이가 있는 것을 고려하여 포토레지스트의 코팅 및 에치백을 통해 균 일한 상부 프로파일을 유지한 상태로 평탄화하여, 얕은 트렌치 분리막의 균일도 및 평탄성을 향상시키는 효과가 있다.

Claims (4)

  1. a) 고밀도 영역과 저밀도 영역을 갖는 기판 상에 소자분리영역을 정의하는 패드 패턴을 형성하는 단계;
    b) 상기 패드 패턴을 식각마스크로 기판 내에 소정 깊이를 가지는 트렌치를 형성하는 단계;
    c) 상기 b)의 결과물 상에 산화막을 증착하여 상기 트렌치를 매립하는 단계;
    d) 상기 산화막의 상부에 포토레지스트를 코팅하는 단계;
    e) 상기 포토레지스트와 상기 산화막의 일부를 제1 에치백하여 상기 d)의 결과물과 동일한 수준의 프로파일을 유지하는 단계;
    f) 상기 포토레지스트가 완전히 제거되고, 상기 산화막이 상기 패드 패턴 상단면의 상부에 잔류되는 시점까지 제2 에치백하여 상기 e)의 결과물과 동일한 수준의 프로파일을 유지하는 단계;
    g) 상기 제2 에치백에서 잔류된 산화막을 상기 패드 패턴의 상부 표면이 드러나는 시점까지 화학기계적연마하여 상기 트렌치 내에 분리막을 형성하는 단계;를 포함하는 반도체 장치의 얕은 트렌치 분리막 제조방법.
  2. 제1항에 있어서,
    상기 제1 에치백은, 산화막과 포토레지스트의 선택비를 0.5:1 내지 1:1로 설 정한 것을 특징으로 하는 반도체 장치의 얕은 트렌치 분리막 제조방법.
  3. 제1항에 있어서,
    상기 제2 에치백은, 상기 산화막이 상기 패드 패턴의 상단면으로부터 500Å 내지 1000Å 잔류되는 시점까지 진행하는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 분리막 제조방법.
  4. 제1항에 있어서,
    상기 포토레지스트는, 상기 산화막의 단차보다 10% 높은 두께로 코팅하는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 분리막 제조방법.
KR1020050127040A 2005-12-21 2005-12-21 반도체 장치의 얕은 트렌치 분리막 제조방법 KR100721624B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050127040A KR100721624B1 (ko) 2005-12-21 2005-12-21 반도체 장치의 얕은 트렌치 분리막 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050127040A KR100721624B1 (ko) 2005-12-21 2005-12-21 반도체 장치의 얕은 트렌치 분리막 제조방법

Publications (1)

Publication Number Publication Date
KR100721624B1 true KR100721624B1 (ko) 2007-05-23

Family

ID=38278139

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050127040A KR100721624B1 (ko) 2005-12-21 2005-12-21 반도체 장치의 얕은 트렌치 분리막 제조방법

Country Status (1)

Country Link
KR (1) KR100721624B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040045235A (ko) * 2002-11-23 2004-06-01 삼성전자주식회사 메모리 셀의 도전성 패턴 형성 방법
KR20050059400A (ko) * 2003-12-12 2005-06-20 삼성전자주식회사 반도체소자의 작은 콘택 구조체 형성방법 및 이를사용하여 제조된 반도체소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040045235A (ko) * 2002-11-23 2004-06-01 삼성전자주식회사 메모리 셀의 도전성 패턴 형성 방법
KR20050059400A (ko) * 2003-12-12 2005-06-20 삼성전자주식회사 반도체소자의 작은 콘택 구조체 형성방법 및 이를사용하여 제조된 반도체소자

Similar Documents

Publication Publication Date Title
KR100621255B1 (ko) 얕은트랜치분리를위한갭충전및평탄화방법
TWI676292B (zh) 一種在基底上製造半導體裝置之鰭結構的方法
KR20030013761A (ko) 트렌치 소자분리 구조체 및 그 형성 방법
KR101881594B1 (ko) 측벽 이미지 트랜스퍼로부터 패턴을 제조하기 위한 향상된 방법
CN108257910B (zh) 浅沟槽隔离沟槽的制作方法
KR100721624B1 (ko) 반도체 장치의 얕은 트렌치 분리막 제조방법
KR100451518B1 (ko) 얕은 트렌치 소자분리 공정을 이용한 반도체 소자의소자분리방법
KR100835406B1 (ko) 반도체 소자의 소자 분리막 제조 방법
KR20060070364A (ko) 소자 분리막 형성 방법
KR100608343B1 (ko) 반도체소자의 격리영역 형성방법
KR101026478B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20090071771A (ko) 반도체 소자의 소자 분리막 제조 방법
KR100333378B1 (ko) 반도체 소자의 제조방법
KR100539001B1 (ko) 반도체 소자의 소자분리막 형성 방법
US10199258B2 (en) Method of fabricating isolation structure
KR20070030394A (ko) 반도체소자의 소자분리막 제조방법
KR100559553B1 (ko) 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법
KR20040110792A (ko) 반도체 소자의 얕은 트랜치 소자분리막 형성방법
KR100712983B1 (ko) 반도체 소자의 평탄화 방법
KR100478488B1 (ko) 반도체 소자 및 그 제조 방법
KR100480896B1 (ko) 반도체소자의 소자분리막 형성방법
KR100772532B1 (ko) 반도체 소자 제조 방법
KR20110047820A (ko) 유기막과 산화막이 적층된 하드마스크막을 이용한 반도체장치 제조 방법
KR100674901B1 (ko) 반도체 소자의 게이트 형성방법
KR101016352B1 (ko) 반도체 소자의 소자 분리막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130422

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140421

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee