KR100835406B1 - 반도체 소자의 소자 분리막 제조 방법 - Google Patents

반도체 소자의 소자 분리막 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리막 제조 방법에 관한 것으로, 특히 반도체 기판에 패드 절연막 및 하드 마스크를 적층하고 이들을 패터닝하고 기판을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치가 있는 기판에 갭필 절연막을 형성하고, 소자 분리막의 패턴 밀도가 상대적으로 넓은 영역의 갭필 절연막 상부에 배리어 막을 형성하고, 하드 마스크 표면이 드러날 때까지 갭필 절연막 및 배리어 막을 평탄하게 제거하여 트렌치에 갭필된 소자 분리막을 형성한다. 그러므로, 본 발명은 소자 분리막 패턴의 밀도가 상대적으로 넓은 영역의 갭필 절연막 상부에 배리어 막을 추가한 후에, 갭필 절연막의 평탄화 공정을 진행함으로써, 소자 분리막 패턴의 밀도 차이로 인한 갭필 절연막의 식각 불균일을 미연에 방지할 수 있어 소자 분리막의 제조 수율을 향상시킬 수 있다.
STI, 소자 분리막, 패턴 밀도, 배리어 막, 평탄화

Description

반도체 소자의 소자 분리막 제조 방법{METHOD FOR MANUFACTURING ISO LAYER OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 소자 분리막 제조 방법을 설명하기 위한 공정 순서도,
도 2는 종래 기술에 의한 패턴 밀도가 좁은 영역과 넓은 영역의 소자 분리막 제조 공정시 발생하는 갭필 절연막의 평탄화 불량을 나타낸 수직 단면도,
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 소자 분리막 제조 방법을 설명하기 위한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 실리콘 기판 102 : 패드 산화막
104 : 실리콘 질화막 106 : 트렌치
108 : 갭필 절연막 108a : 소자 분리막
110 : 배리어 막
A : 소자 분리막 패턴 밀도가 좁은 영역
B : 소자 분리막 패턴 밀도가 넓은 영역
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 STI(Shallow Trench Isolation) 소자 분리막의 평탄화 공정시 소자 분리막 패턴(pattern)의 밀도 차이로 인한 식각 불균일을 미연에 방지할 수 있는 반도체 소자의 소자 분리막 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 소자의 크기 및 선폭 등의 감소는 필연적인 사항이 되었으며, 이에 따라 소자 사이를 분리하는 소자 분리막의 축소 기술또한 중요한 항목중의 하나로 대두되었다.
이를 위하여 현재에는 반도체 소자의 소자 분리막으로서, STI 구조의 소자 분리막이 널리 사용되고 있다. STI 소자 분리막 제조 공정은, 반도체 기판에 일정한 깊이를 갖는 트렌치(trench)를 형성하고, 이 트렌치에 화학기상증착법(CVD : Chemical Vapor Deposition)으로 절연막을 갭필하고, 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 절연막을 평탄화하여 소자의 활성 영역과 비활성 영역을 분리하는 소자 분리막을 형성하는 기술이다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 소자 분리막 제조 방법을 설명하기 위한 공정 순서도이다.
이들 도면을 참조하면, 종래 기술에 의한 반도체 소자의 소자 분리막 제조 방법은 다음과 같이 진행된다. 여기서, 도면 부호 A는 소자 분리막의 밀도가 좁은(dense) 영역이고, B는 소자 분리막의 밀도가 넓은(isolated) 영역을 나타낸다.
우선, 도 1a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(10) 상부 에 패드 산화막(12)과 하드 마스크로서, 실리콘 질화막(SiN)(14)을 순차적으로 적층하고, 실리콘 질화막(14) 상부에 모트(moat) 패턴(미도시함, 예를 들어 포토레지스트 패턴)을 형성한다. 그리고, 모트 패턴을 식각 차단층으로 하여 건식 식각 공정을 진행하여 실리콘 질화막(14)과 패드 산화막(12)을 패터닝한다.
도 1b에 도시된 바와 같이, 패터닝된 실리콘 질화막(14)과 패드 산화막(12)에 의해 드러난 실리콘 기판(10)을 소정 깊이로 식각하여 트렌치(16)를 형성한다. 이후 , 실리콘 질화막(14) 상부의 모트 패턴을 제거한다.
계속해서 도 1c에 도시된 바와 같이, 실리콘 기판(10) 전체에 트렌치를 갭필하기 위한 갭필 절연막(18)을 화학기상증착(CVD) 공정으로 증착하여 트렌치를 완전히 갭필한다. 여기서, 증착 공정은 예를 들어, 저압(low pressure)으로 TEOS(Tetra Ethyl Ortho Silicate)를 증착하는 LPCVD, 상압(atmospheric pressure)에서 TEOS 및 오존(ozone)을 증착하는 APCVD, 상압아래(sub-atmospheric pressure)에서 TEOS 및 오존을 증착하는 SACVD, 혹은 고밀도 플라즈마 방식의 실리콘산화막 증착(HDP-CVD : High Density Plasma CVD) 공정을 이용한다. 최근에는 패턴 밀도 변화를 극복하기 위하여 갭필 절연막(18) 증착 공정시 실리카(silica) 또는 세리아 어브레이시브(ceria abrasive)와 첨가제를 포함한 고 선택 슬러리를 사용할 수 있다.
이어서, 도 1d에 도시된 바와 같이, 평탄화 공정으로서 실리콘 질화막(14)을 버퍼층(buffer layer)으로 한 화학적기계적연마(CMP) 공정을 진행하여 갭필 절연막을 연마함으로써, 트렌치내에만 갭필된 소자 분리막(18a)을 형성한다.
이후 도면에 도시되지 않았지만, 실리콘 기판(10) 상부에 잔류하는 실리콘 질화막 및 패드 산화막을 제거함으로써 트렌치 구조의 소자 분리막 제조 공정을 완료한다.
그런데, 종래 기술에 의한 반도체 소자의 소자 분리막 제조 공정에 있어서, 반도체 소자가 로직 회로인 경우 웰(well), 저항(resistor), 커패시터(capacitor) 특성을 가지는 소자 패턴이 있는 영역에서는 더미용 소자 분리막을 형성할 수 없다.
이에 따라, 반도체 기판에서 소자 분리막의 패턴 밀도가 상대적으로 좁은 영역과 패턴 밀도가 상대적으로 넓은 영역 사이에서 패턴 밀도 차이로 인해 갭필 절연막(18)의 증착 공정시 패턴 밀도가 상대적으로 좁은 영역(A)에서는 갭필 절연막(18)이 두껍게 증착되지만, 패턴 밀도가 상대적으로 넓은 영역(B)에서는 갭필 절연막(18)의 갭필이 취약하게 된다.
따라서, 도 2와 같이, 종래 기술에 의한 갭필 절연막의 평탄화 공정시, 소자 분리막의 패턴 밀도가 다른 영역(A, B) 사이에서 갭필 절연막(18)의 식각이 균일(도면 부호 20)하게 진행되지 않고, 불균일하게 식각되어 전체 기판 표면을 균일하게 평탄화되지 않는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 소자 분리막 패턴의 밀도가 상대적으로 넓은 영역의 갭필 절연막 상부에 배리어(barrier) 막을 추가한 후에, 평탄화 공정을 진행함으로써, 소자 분리막 패턴의 밀도 차이로 인한 갭필 절연막의 식각 불균일을 미연에 방지할 수 있는 반도체 소자의 소자 분리막 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 소자의 소자 분리막을 제조하는 방법에 있어서, 반도체 기판에 패드 절연막 및 하드 마스크를 적층하고 이들을 패터닝하고 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 있는 기판에 갭필 절연막을 형성하는 단계와, 소자 분리막의 폭을 기준으로 패턴 밀도가 상대적으로 넓은 영역의 갭필 절연막 상부에 배리어 막을 형성하는 단계와, 상기 배리어 막을 식각 타겟으로 하는 1차 식각 단계, 상기 갭필 절연막 및 상기 배리어 막을 제거하는 2차 식각 단계 및 상기 하드 마스크막을 식각 타겟으로 하는 3차 식각 단계를 포함하는 화학적 기계적 연마 공정인 평탄화 공정을 통해 상기 하드 마스크 표면이 드러날 때까지 상기 갭필 절연막 및 상기 배리어 막을 평탄하게 제거하여 상기 트렌치에 갭필된 소자 분리막을 형성하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 소자 분리막 제조 방법을 설명하기 위한 공정 순서도이다.
이들 도면을 참조하면, 본 발명에 따른 반도체 소자의 소자 분리막 제조 방법은 다음과 같이 진행된다. 여기서, 도면 부호 A는 소자 분리막의 밀도가 좁은 영역이고, B는 소자 분리막의 밀도가 넓은 영역을 나타낸다.
우선, 도 3a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(100) 상부에 패드 산화막(102)과 하드 마스크로서, 실리콘 질화막(SiN)(104)을 순차적으로 적층한다.
실리콘 질화막(104) 상부에 소자 분리막 영역을 정의하는 모트 패턴(미도시함, 예를 들어 포토레지스트 패턴)을 형성하고, 모트 패턴을 식각 차단층으로 하여 건식 식각 공정을 진행하여 실리콘 질화막(104)과 패드 산화막(102)을 패터닝한다.
계속해서, 도 3b에 도시된 바와 같이, 패터닝된 실리콘 질화막(104)과 패드 산화막(102)에 의해 드러난 실리콘 기판(100)을 소정 깊이로 식각하여 트렌치(106)를 형성한 후에, 실리콘 질화막(104) 상부의 모트 패턴을 제거한다.
이어서, 도 3c에 도시된 바와 같이, 실리콘 기판(100) 전체에 트렌치를 갭필하기 위한 갭필 절연막(108)을 화학기상증착(CVD) 공정으로 증착하여 트렌치를 완전히 갭필한다. 여기서, 증착 공정은 예를 들어, 저압으로 TEOS를 증착하는 LPCVD, 상압에서 TEOS 및 오존을 증착하는 APCVD, 상압아래에서 TEOS 및 오존을 증착하는 SACVD, 혹은 고밀도 플라즈마 방식의 실리콘산화막 증착(HDP-CVD) 공정을 이용한다. 최근에는 패턴 밀도 변화를 극복하기 위하여 갭필 절연막(108) 증착 공정시 실리카 또는 세리아 어브레이시브와 첨가제를 포함한 고 선택 슬러리를 사용할 수 있다.
그리고, 도 3d에 도시된 바와 같이, 갭필 절연막(108) 상부에 배리어 막(110)으로서, 갭필 절연막(108)과 식각 선택성이 있는 절연 물질을 증착하고, 이를 패터닝하여 소자 분리막 패턴 밀도가 좁은 영역(A)의 배리어 막(110)을 제거하면서, 소자 분리막 패턴 밀도가 넓은 영역(B)의 갭필 절연막(108) 표면에 배리어 막(110)을 남긴다. 이때, 배리어 막(110)은 예를 들어, 플라즈마 인핸스드 화학기 상증착(PE- CVD) 공정으로 실리콘 질화막(SiN)을 증착하되, 그 증착 두께를 50Å∼100Å 정도의 두께로 한다. 그리고, 소자 분리막 패턴 밀도가 상대적으로 넓은 영역(B)은 더미용 소자 분리막 패턴이 형성될 수 없는 더미 블록킹 영역으로서, 설계 작업시 최소 400㎛ 이상의 영역을 포함한다. 본 발명의 배리어 막(110)이 형성되는 영역(B)은 500×500㎛ 픽셀 단위일 경우 패턴 밀도가 10% 이하의 값을 갖는 영역을 포함하고, 소자 분리막 패턴의 폭이 1㎛ 이하의 크기를 갖는 영역을 포함한다.
계속해서 도 3e에 도시된 바와 같이, 평탄화 공정으로서, 화학적기계적연마(CMP) 공정을 1차로 진행하여 갭필 절연막(108)을 연마한다. 이때, 식각 타겟은 배리어 막(110) 표면 또는 그 일부가 드러날 때까지 갭필 절연막(108)을 식각한다. 여기서, 1차 화학적기계적연마(CMP) 공정은 낮은 선택비 슬러리(low selectivity slurry)를 사용하고, 슬러리의 갭필 절연막 제거 비율이 3000Å/min∼3500Å/min 범위를 갖도록 한다. 즉, 1차 화학적기계적연마(CMP) 공정은 갭필 절연막(108)인 실리콘 산화막과 배리어막(110)인 실리콘 질화막의 식각 선택비가 3:1∼4:1 범위를 갖는 낮은 선택비의 슬러리를 사용하도록 한다.
그리고, 도 3f에 도시된 바와 같이, 평탄화 공정으로서, 화학적기계적연마(CMP) 공정을 2차로 진행하여 갭필 절연막(108) 및 배리어막(110)이 제거될 때까지 상기 결과물 전면을 연마한다.
그 다음, 도 3g에 도시된 바와 같이, 평탄화 공정으로서, 화학적기계적연마(CMP) 공정을 3차로 진행하여 실리콘 질화막(104) 표면이 드러날 때까지 갭필 절 연막을 연마함으로써, 트렌치내에만 갭필 절연막이 갭필된 소자 분리막(108a)을 형성한다.
상술한 2차 및 3차 화학적기계적연마(CMP) 공정은, 높은 선택비 슬러리(high selectivity slurry)를 사용하고, 슬러리의 갭필 절연막 제거 비율이 3500Å/min∼4000Å/min 범위를 갖도록 한다. 그리고, 2차 및 3차 화학적기계적연마(CMP) 공정은, 갭필 절연막(108)인 실리콘 산화막과 배리어 막(110) 및 실리콘 질화막(104)의 식각 선택비가 30:1∼40:1 범위를 갖는 높은 선택비의 슬러리를 사용하도록 한다.
이후 도면에 도시되지 않았지만, 실리콘 기판(10) 상부에 잔류하는 실리콘 질화막(104) 및 패드 산화막(102)을 제거함으로써 트렌치 구조의 소자분리 공정을 완료한다.
본 발명의 반도체 소자의 소자 분리막 제조 공정은, 더미용 소자 분리막이 형성될 수 없는 반도체 소자의 경우 갭필 절연막의 갭필 프로파일이 취약한 영역에 대해 배리어 막을 형성하고, 갭필 절연막의 평탄화 공정을 진행한다.
본 발명에서는 갭필 절연막의 평탄화(화학적기계적연마) 공정을 3단계로 구분하는데, 1차 평탄화 공정시 낮은 선택 슬러리를 사용하여 소자 분리막 패턴 밀도가 좁은 영역의 갭필 절연막의 높은 두께를 제거하여 패턴 밀도의 차이가 있는 영역들 사이에서의 단차를 거의 없앤다. 그리고, 2차 평탄화 공정시 높은 선택 슬러리를 사용하여 갭필 절연막 및 배리어막을 제거하고, 3차 평탄화 공정시 마찬가지로 높은 선택 슬러리를 사용하여 갭필 절연막을 과도 연마(over polishing)함으로써 전체 갭필 절연막 표면을 균일하게 평탄화한다.
이상 상술한 바와 같이, 본 발명은 소자 분리막 패턴의 밀도가 상대적으로 넓은 영역의 갭필 절연막 상부에 배리어 막을 추가한 후에, 갭필 절연막의 평탄화 공정을 진행함으로써, 소자 분리막 패턴의 밀도 차이로 인한 갭필 절연막의 식각 불균일을 미연에 방지할 수 있어 소자 분리막의 제조 수율을 향상시킬 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (7)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 소자의 소자 분리막을 제조하는 방법에 있어서,
    반도체 기판에 패드 절연막 및 하드 마스크를 적층하고 이들을 패터닝하고 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계와,
    상기 트렌치가 있는 기판에 갭필 절연막을 형성하는 단계와,
    소자 분리막의 폭을 기준으로 패턴 밀도가 상대적으로 넓은 영역의 갭필 절연막 상부에 배리어 막을 형성하는 단계와,
    상기 배리어 막을 식각 타겟으로 하는 1차 식각 단계, 상기 갭필 절연막 및 상기 배리어 막을 제거하는 2차 식각 단계 및 상기 하드 마스크막을 식각 타겟으로 하는 3차 식각 단계를 포함하는 화학적 기계적 연마 공정인 평탄화 공정을 통해 상기 하드 마스크 표면이 드러날 때까지 상기 갭필 절연막 및 상기 배리어 막을 평탄하게 제거하여 상기 트렌치에 갭필된 소자 분리막을 형성하는 단계
    를 포함하는 반도체 소자의 소자 분리막 제조 방법.
  6. 제 5항에 있어서,
    상기 1차 식각 단계는, 슬러리의 갭필 절연막 제거 비율이 3000Å/min∼3500Å/min 범위를 갖으며 상기 갭필 절연막과 상기 배리어 막의 식각 선택비가 3:1∼4:1 범위를 갖는 상기 슬러리를 사용하여 상기 평탄화 공정을 진행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
  7. 제 5항에 있어서,
    상기 2차 및 3차 식각 단계는, 슬러리의 갭필 절연막 제거 비율이 3500Å/min∼4000Å/min 범위를 갖으며 상기 갭필 절연막과 상기 배리어 막의 식각 선택비가 30:1∼40:1 범위를 갖는 상기 슬러리를 사용하여 상기 평탄화 공정을 진행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
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