KR19990030787A - 반도체소자의 격리막 형성방법 - Google Patents
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Abstract
반도체소자의 격리막 형성방법에 관한 것으로 특히, 서로 다른 폭을 갖는 격리막을 형성할 때 넓은 폭의 격리영역이 오목하게 들어가는 디싱(dishing) 현상을 방지함은 물론 공정을 단순화하기에 적당한 반도체소자의 격리막 형성방법에 관한 것이다. 이와 같은 반도체소자의 격리막 형성방법은 반도체기판상에 제 1 절연막을 형성하는 단계, 서로 다른 폭의 격리영역을 정의하여 서로 다른 폭으로 상기 반도체기판이 노출되도록 상기 제 1 절연막을 패터닝하는 단계, 패터닝된 상기 제 1절연막을 이용하여 상기 반도체기판에 서로 다른 폭의 트랜치를 형성하는 단계, 상기 트랜치를 포함한 상기 기판 전면에 상기 다른 폭의 트랜치 때문에 단차를 갖는 격리막용 절연막을 형성하는 단계, 상기 격리막용 절연막상에 상기 격리막용 절연막과 식각선택비가 다른 제 2 절연막을 형성하는 단계, 상기 제 2 절연막상에 연마용막을 형성하는 단계, 상기 연마용막, 제 2 절연막 및 격리막용 절연막을 연마하여 상기 넓은 폭의 격리영역과 동일 위치의 제 2 절연막 상측면을 노출시키는 단계, 그리고 상기 제 2 및 제 1 절연막을 제거하는 단계를 포함한다.
Description
본 발명은 반도체소자의 격리막 형성방법에 관한 것으로 특히, 서로 다른 폭을 갖는 격리막을 형성할 때 넓은 폭의 격리영역이 오목하게 들어가는 디싱(dishing) 현상을 방지함은 물론 공정을 단순화하기에 적당한 반도체소자의 격리막 형성방법에 관한 것이다.
반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러가지 집적 방법중 소자격리영역(Field Region)과 소자형성영역 즉, 활성영역(Active Region)의 크기를 축소하는 방법들이 제안되고 있다. 일반적인 소자격리영역의 형성기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다. 이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다. 그러나 소자가 점차로 고집적화 함에 따라 로코스 공정으로 격리영역을 형성하는 경우 로코스로 형성된 격리산화막의 특징인, 활성영역으로 확장되는 격리산화막 에지부의 버드비크(Bird Beak) 발생때문에 활성영역의 면적이 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다. 그래서 종래 로코스를 이용한 격리영역의 형성방법에는 버드비크의 생성을 방지하거나 또는 버드비크를 제거하여 격리영역을 축소하고 활성영역을 늘리는 등의 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256MB급 디램의 제조공정에서 사용되었다. 그러나 이러한 어드밴스드 로코스를 사용한 격리영역의 형성공정도 셀영역의 면적이 0.2μm2이하를 요구하는 기가(GIGA)급 이상의 디램 에서는 격리영역이 차지하는 면적이 크다는 문제점과 로코스 공정으로 형성되는 필드 산화막이 실리콘 기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 결과적으로 누설전류가 발생하는 등의 문제점이 발생하여 격리영역의 특성이 나빠지므로 기가(GIGA) 디램급 이상의 격리영역 형성방법으로 격리영역의 두께 조절이 용이하고 격리 효과를 높일수 있는 트랜치(trench)를 이용한 격리영역 형성방법이 제안되었다.
이하에서, 트랜치를 사용한 종래 반도체 소자의 격리영역 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1d는 종래 일 반도체소자의 격리막 형성공정 단면도이다.
먼저, 도 1a에 나타낸 바와 같이, 반도체기판(1)상에 질화막(2)을 형성한다음, 상기 질화막(2)을 선택적으로 패터닝하여 서로 다른 폭으로 상기 반도체기판(1)의 상면을 노출시킨다. 이어서, 상기 질화막(2) 측면 하부의 노출된 상기 반도체기판(1)을 소정깊이 식각하여 서로 다른 폭의 트랜치를 형성한다. 이때, 상기 서로 다른 폭의 트랜치는 넓은 폭의 격리영역(A)과 좁은 폭의 격리영역(B)이다.
도 1b에 나타낸 바와 같이, 상기 트랜치를 포함한 상기 기판전면에 산화막(3)을 증착한다. 이때, 상기 산화막(3)은 넓은 폭의 격리영역(A)과 좁은 폭의 격리영역(B) 때문에 단차를 갖게된다. 그리고, 상기 산화막(3)은 격리막을 형성할 갭 필(Gap fill)용 산화막이다. 통상적으로 상기 산화막(3)은 USG(Undoped Silicate Glass)나 고밀도 화학기상증착법을 이용한 산화막으로 형성한다.
도 1c에 나타낸 바와 같이, 상기 질화막(2)의 상측면이 노출될 때 까지 상기 산화막(3)을 연마하여 넓은 폭의 격리영역(A)과 좁은 폭의 격리영역(B)에 서로 다른 폭의 제 1 및 제 2 격리막(3a)(3b)을 형성한다. 이때, 상기 좁은 폭의 격리영역(B)에 형성된 제 2 격리막(3b)은 트랜치내에 완전히 채워지지만, 넓은 폭의 격리영역(A)에서는 연마공정시 반도체기판(1)의 상측 표면보다 낮은 위치까지 연마되는 디싱(dishing)현상이 발생된다.
도 1d에 나타낸 바와 같이, 상기 질화막(2)을 제거한다.
도 2a 내지 도 2f는 종래 다른 반도체소자의 격리막 형성공정 단면도이다.
먼저, 도 2a에 나타낸 바와 같이, 반도체기판(11)상에 질화막(12)을 형성한다음, 상기 질화막(12)을 선택적으로 패터닝하여 서로 다른 폭으로 상기 반도체기판(11)의 상면을 노출시킨다. 이어서, 상기 질화막(12)측면 하부의 노출된 상기 반도체기판(11)을 소정깊이 식각하여 서로 다른 폭의 트랜치를 형성한다. 이때, 상기 서로 다른 폭의 트랜치는 넓은 폭의 격리영역(A)과 좁은 폭의 격리영역(B)이다.
도 2b에 나타낸 바와 같이, 상기 트랜치를 포함한 상기 기판전면에 산화막(13)을 증착한다. 이때, 상기 산화막(13)은 격리막을 형성할 갭 필(Gap fill)용 산화막인데 넓은 폭의 격리영역(A)과 좁은 폭의 격리영역(B) 때문에 단차를 갖게된다. 통상적으로 상기 산화막(13)은 USG(Undoped Silicate Glass)나 고밀도 화학기상증착법을 이용한 산화막으로 형성한다.
도 2c에 나타낸 바와 같이, 상기 산화막(13)상에 평탄화용 질화막(14)을 증착한다.
도 2d에 나타낸 바와 같이, 넓은 폭의 격리영역(A)에만 남도록 상기 평탄화용 질화막(14)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 좁은 폭의 격리영역(B)상측의 산화막(13)을 노출시킨다.
도 2e에 나타낸 바와 같이, 화학기계적경면연마공정을 사용하여 상기 평탄화용 질화막(14) 및 산화막(13)을 연마하여 좁은 폭의 격리영역(B)상의 질화막(12)의 상측면을 노출시킨다. 이때, 상기 산화막(13) 및 평탄화용 질화막(14)의 연마율(polishing rate)이 다르므로 좁은 폭의 격리영역(B)과 넓은 폭의 격리영역(A)에 상기 반도체기판(11)의 상측면과 비슷한 높이의 제 2 및 제 1 격리막(13b)(13a)이 형성된다. 즉, 산화막(13)의 연마율이 평탄화용 질화막(14)보다 높으므로 제 1 및 제 2 격리막(13a)(13b)간의 단차가 심하지 않게 형성되는 것이다.
도 2f에 나타낸 바와 같이, 격리막들(13a)(13b)사이의 질화막(12)을 제거한다.
종래 반도체소자의 격리막 형성방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 종래 일 반도체소자의 격리막 형성방법에 있어서는 좁은 폭의 격리영역과 넓은 폭의 격리영역에 형성되는 격리막이 격리막용 산화막을 증착하는 공정에서부터 단차가 발생된 상태에서 연마하게 되므로 넓은 영역에서의 격리막의 두께가 얇아 격리막으로써의 신뢰도가 저하되었다.
둘째, 종래 다른 반도체소자의 격리막 형성방법에 있어서는 넓은 폭의 격리영역에 평탄화용 질화막을 사용하여 넓은 폭의 격리영역과 좁은 폭의 격리영역에서 단차문제가 해결되었으나 평탄화용 절연막에 대한 포토 및 에칭공정이 추가되어 공정이 복잡해지는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 반도체소자의 격리막 형성방법의 문제점을 해결하기 위하여 안출한 것으로 평탄화용 질화막상에 연마용 산화막을 형성한다음 연마공정을 진행하여 공정이 단순하면서도 평탄도가 우수한 반도체소자의 격리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 일 반도체소자의 격리막 형성공정 단면도
도 2a 내지 도 2f는 종래 다른 반도체소자의 격리막 형성공정 단면도
도 3a 내지 도 3f는 본 발명 반도체소자의 격리막 형성공정 단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 22 : 제 1 절연막
23a, 23b : 격리막용 절연막 24a : 제 2 절연막
25 : 연마용막
본 발명에 따른 반도체소자의 격리막 형성방법은 반도체기판상에 제 1 절연막을 형성하는 단계, 서로 다른 폭의 격리영역을 정의하여 서로 다른 폭으로 상기 반도체기판이 노출되도록 상기 제 1 절연막을 패터닝하는 단계, 패터닝된 상기 제 1절연막을 이용하여 상기 반도체기판에 서로 다른 폭의 트랜치를 형성하는 단계, 상기 트랜치를 포함한 상기 기판 전면에 상기 다른 폭의 트랜치 때문에 단차를 갖는 격리막용 절연막을 형성하는 단계, 상기 격리막용 절연막상에 상기 격리막용 절연막과 식각선택비가 다른 제 2 절연막을 형성하는 단계, 상기 제 2 절연막상에 연마용막을 형성하는 단계, 상기 연마용막, 제 2 절연막 및 격리막용 절연막을 연마하여 상기 넓은 폭의 격리영역과 동일 위치의 제 2 절연막 상측면을 노출시키는 단계, 그리고 상기 제 2 및 제 1 절연막을 제거하는 단계를 포함한다.
이와 같은, 본 발명 반도체소자의 격리막 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3f는 본 발명 반도체소자의 격리막 형성공정 단면도이다.
먼저, 도 3a에 나타낸 바와 같이, 반도체기판(21)상에 질화막(22)을 형성한다음, 상기 질화막(22)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 서로 다른 폭으로 상기 반도체기판(21)의 상면을 노출시킨다. 이어서, 상기 질화막(22)측면 하부의 노출된 상기 반도체기판(21)을 소정깊이 식각하여 서로 다른 폭의 트랜치를 형성한다. 이때, 상기 서로 다른 폭의 트랜치는 넓은 폭의 격리영역(A)과 좁은 폭의 격리영역(B)이다.
도 3b에 나타낸 바와 같이, 상기 트랜치를 포함한 상기 기판전면에 산화막(23)을 증착한다. 이때, 상기 산화막(23)은 격리막을 형성할 갭 필(Gap fill)용 산화막인데 넓은 폭의 격리영역(A)과 좁은 폭의 격리영역(B) 때문에 단차를 갖게된다. 통상적으로 상기 산화막(23)은 USG(Undoped Silicate Glass)나 고밀도 화학기상증착법을 이용한 산화막으로 형성한다.
도 3c에 나타낸 바와 같이, 상기 산화막(23)상에 평탄화용 질화막(24)을 증착한다.
도 3d에 나타낸 바와 같이, 상기 평탄화용 질화막(24)상에 연마용막(25)을 형성한다. 이때, 상기 연마용막(25)은 상기 평탄화용 질화막(24)과 식각선택비가 다른 물질을 사용하여 형성하며, 상기 산화막(23)보다는 연마가 빠른물질을 사용하여 형성하는데 BPSG(Boro-phospho-silicate glass), 폴리실리콘, PETEOS(Plasma enhanced tetra-ethyl-orthosilicate) 및 O3-TEOS중 어느 하나로 형성한다.
도 3e에 나타낸 바와 같이, 화학기계적경면연마공정을 사용하여 상기 연마용막(25), 평탄화용 질화막(24) 및 산화막(23)을 연마하여 좁은 폭의 격리영역(B)상의 질화막(22) 상측면을 노출시킨다. 이때, 상기 연마용막(25)의 연마율이 빠르므로 우선적으로 좁은 폭의 격리영역(B) 상측의 평탄화용 질화막(24)이 노출되고, 계속해서 연마공정을 진행하여 상기 좁은 폭의 격리영역(B) 상측의 질화막(22)의 상면이 노출될 때 까지 연마공정을 진행하면 넓은 폭의 격리영역(A)상측에 형성된 평탄화용 질화막(24)의 상측면이 노출되어 넓은 폭의 격리영역(A)에서의 산화막(23)이 보호되어 넓은 폭의 격리영역(A) 및 좁은 폭의 격리영역(B)에서 평탄성이 우수한 제 1 및 제 2 격리막(23a)(23b)이 형성된다.
도 3f에 나타낸 바와 같이, 상기 질화막(22) 및 평탄화용 질화막(24)을 제거하여 본 발명 반도체소자의 격리막 형성공정을 완료한다.
본 발명에 따른 반도체소자의 격리막 형성방법에 있어서는 연마속도가 다른 연마용막을 사용하여 연마공정을 진행할 때 연마속도가 다르다는 것을 이용하여 넓은 폭의 격리영역에서도 격리막의 폭이 오목하게 들어가는 디싱현상이 방지됨은 물론 포토/에칭 공정등이 생략되므로 공정이 단순해지는 효과가 있다.
Claims (3)
- 반도체기판상에 제 1 절연막을 형성하는 단계;서로 다른 폭의 격리영역을 정의하여 서로 다른 폭으로 상기 반도체기판이 노출되도록 상기 제 1 절연막을 패터닝하는 단계;패터닝된 상기 제 1절연막을 이용하여 상기 반도체기판에 서로 다른 폭의 트랜치를 형성하는 단계;상기 트랜치를 포함한 상기 기판 전면에 상기 다른 폭의 트랜치 때문에 단차를 갖는 격리막용 절연막을 형성하는 단계;상기 격리막용 절연막상에 상기 격리막용 절연막과 식각선택비가 다른 제 2 절연막을 형성하는 단계;상기 제 2 절연막상에 연마용막을 형성하는 단계;상기 연마용막, 제 2 절연막 및 격리막용 절연막을 연마하여 상기 넓은 폭의 격리영역과 동일 위치의 제 2 절연막 상측면을 노출시키는 단계; 그리고,상기 제 2 및 제 1 절연막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 격리막 형성방법.
- 제 1 항에 있어서, 상기 연마용막은 상기 격리막용 절연막보다 연마속도가 빠른 물질을 사용하여 형성함을 특징으로 하는 반도체소자의 격리막 형성방법.
- 제 2 항에 있어서, 상기 연마용막은 BPSG(Boro-phospho-silicate glass), 폴리실리콘, PETEOS(Plasma enhanced tetra-ethyl-orthosilicate) 및 O3-TEOS중 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 격리막 형성방법.
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| KR1019970051203A KR19990030787A (ko) | 1997-10-06 | 1997-10-06 | 반도체소자의 격리막 형성방법 |
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| KR1019970051203A KR19990030787A (ko) | 1997-10-06 | 1997-10-06 | 반도체소자의 격리막 형성방법 |
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| KR1019970051203A KR19990030787A (ko) | 1997-10-06 | 1997-10-06 | 반도체소자의 격리막 형성방법 |
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| KR (1) | KR19990030787A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100835406B1 (ko) * | 2006-11-09 | 2008-06-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 소자 분리막 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964166A (ja) * | 1995-08-30 | 1997-03-07 | Toshiba Corp | 半導体装置の製造方法 |
-
1997
- 1997-10-06 KR KR1019970051203A patent/KR19990030787A/ko not_active Application Discontinuation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964166A (ja) * | 1995-08-30 | 1997-03-07 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100835406B1 (ko) * | 2006-11-09 | 2008-06-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 소자 분리막 제조 방법 |
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