KR20000044667A - 반도체소자의 콘택 형성방법 - Google Patents

반도체소자의 콘택 형성방법 Download PDF

Info

Publication number
KR20000044667A
KR20000044667A KR1019980061166A KR19980061166A KR20000044667A KR 20000044667 A KR20000044667 A KR 20000044667A KR 1019980061166 A KR1019980061166 A KR 1019980061166A KR 19980061166 A KR19980061166 A KR 19980061166A KR 20000044667 A KR20000044667 A KR 20000044667A
Authority
KR
South Korea
Prior art keywords
polysilicon
contact
slurry
polishing
forming
Prior art date
Application number
KR1019980061166A
Other languages
English (en)
Inventor
박성용
오찬권
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980061166A priority Critical patent/KR20000044667A/ko
Publication of KR20000044667A publication Critical patent/KR20000044667A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 폴리실리콘 플러그 화학기계적 평탄화공정을 이용한 반도체소자의 콘택 형성방법에 관한 것으로, 반도체기판상에 고밀도 플라즈마 산화막을 증착하여 층간절연막을 형성하는 단계와, 상기 층간절연막을 화학기계적으로 연마하는 단계, 상기 층간절연막을 선택적으로 식각하여 콘택을 형성하는 단계, 기판 전면에 콘택 형성용 폴리실리콘을 증착하는 단계, 폴리실리콘 연마용 슬러리를 사용하여 상기 폴리실리콘을 화학기계적으로 연마하여 과도하게 증착된 부분을 제거하는 단계를 포함하여 구성되는 반도체소자의 콘택 형성방법을 제공한다.

Description

반도체소자의 콘택 형성방법
본 발명은 반도체소자의 콘택 형성방법에 관한 것으로, 특히 폴리실리콘 플러그 화학기계적 평탄화공정을 이용한 반도체소자의 콘택 형성방법에 관한 것이다.
종래의 일반적인 화학기계적 평탄화공정을 이용한 콘택형성방법은 먼저, 도 1a에 도시한 바와 같이 셀영역과 주변회로영역으로 이루어지는 반도체기판상에 워드라인(1)등의 하부 도전층을 형성한 후, 그 전면에 층간절연막(2)을 형성한 다음, 1차 층간절연막 화학기계적 평탄화를 실시한다. 도면에서 참조부호 4는 셀영역과 주변회로영역간의 단차로 인한 층간절연막의 초기단차를 나타내며, 5는 화학기계적 연마후의 단차를 나타낸다.
다음에 도 1b에 나타낸 바와 같이 사진식각공정을 통하여 상기 층간절연막(2)을 선택적으로 식각하여 콘택을 형성한 후, 콘택 형성용 폴리실리콘 박막(6)을 증착하여 폴리실리콘 플러그 콘택(7)을 형성한다. 이어서 도 1c에 나타낸 바와 같이 과도하게 증착된 폴리실리콘을 연마용 슬러리를 사용하여 화학기계적 연마를 행한다.
상기 공정에 있어서, 셀지역과 주변회로영역간에 단차가 상당히 존재하므로 폴리실리콘 슬러리를 사용하여 폴리실리콘 플러그 화학기계평탄화 공정을 진행할 경우, 단차가 낮은 주변회로영역에 형성된 폴리실리콘층이 단차가 높은 지역인 셀영역에 형성된 폴리실리콘층보다 상대적으로 평탄화공정에 의해 제거되지 못하여 폴리실리콘 잔유물(10)의 형태로 남게 되어 후속공정, 특히 금속플러그 공정에 심각한 영향을 주게 된다. 이러한 폴리실리콘 잔유물(10)을 제거하기 위해 과도한 평탄화 공정을 진행할 경우에는 폴리실리콘 콘택(7)측의 폴리실리콘이 과도하게 연마되는 디싱현상(9)이 발생하며, 또한 콘택의 밀도가 높은 지역의 경우 층간절연막이 과도하게 연마되는 침식현상(8)이 필연적으로 뒤따르게 된다. 이러한 침식현상은 후속 사진공정에 있어 초점심도 마진의 여유를 감소시킨다. 또한, 콘택영역의 폴리실리콘이 과도하게 연마되는 디싱현상이 일어나게 되면 후속의 폴리실리콘 플러그와의 콘택형성에 영향을 미치게 된다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 폴리실리콘 잔유물을 남기지 않으며 침식 및 디싱이 거의 일어나지 않는 화학기계적 연마공정을 이용한 반도체소자의 콘택 형성방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 콘택 형성방법은 반도체기판상에 고밀도 플라즈마 산화막을 증착하여 층간절연막을 형성하는 단계와, 상기 층간절연막을 화학기계적으로 연마하는 단계, 상기 층간절연막을 선택적으로 식각하여 콘택을 형성하는 단계, 기판 전면에 콘택 형성용 폴리실리콘을 증착하는 단계, 폴리실리콘 연마용 슬러리를 사용하여 상기 폴리실리콘을 화학기계적으로 연마하여 과도하게 증착된 부분을 제거하는 단계를 포함하여 구성된다.
도 1a 내지 1c는 종래기술에 의한 화학기계적 평탄화공정을 도시한 도면,
도 2a 내지 2c는 본 발명에 의한 화학기계적 평탄화공정을 도시한 도면,
*도면의 주요부분에 대한 부호의 설명*
1.워드라인 2.층간절연막
6.폴리실리콘층 7.폴리실리콘 콘택
8.침식현상 9.디싱
10.폴리실리콘 잔유물
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 2a에 본 발명에 의한 반도체소자의 콘택 형성방법을 도시하였다.
먼저, 도 2a를 참조하면, 셀영역과 주변회로영역으로 이루어지는 반도체기판상에 워드라인(1)등의 하부 도전층을 형성한 후, 그 전면에 층간절연막(2)으로서, 고밀도 플라즈마 산화막을 3000-10000Å 두께로 형성한 다음, 도 2b에 나타낸 바와 같이 산화막용 슬러리를 사용하여 상기 고밀도 플라즈마 산화막(2)을 화학기계적으로 연마한다. 상기 층간절연막으로 USG를 사용하는 것도 가능하다. 도면에서 참조부호 4는 셀영역과 주변회로영역간의 단차로 인한 층간절연막의 초기단차를 나타내며, 5는 화학기계적 연마후의 단차를 나타낸다.
다음에 도 2c에 나타낸 바와 같이 사진식각공정을 통하여 상기 층간절연막(2)을 선택적으로 식각하여 콘택을 형성한 후, 콘택 형성용 폴리실리콘을 증착하여 폴리실리콘 플러그 콘택(7)을 형성한 다음, 폴리실리콘 연마용 슬러리를 사용하여 화학기계적 연마를 행하여 과도하게 증착된 폴리실리콘을 제거한다. 상기 폴리실리콘 연마용 슬러리로는 산화막과의 선택비가 30:1 이상인 슬러리를 사용하는 것이 바람직하며, 이때 연마용 슬러리의 pH를 7-14의 범위로 하는 것이 바람직하다. 그리고 연마용 슬러리의 연마제 크기는 5-300nm의 범위내로 하고, 그 성분은 SiO2, CeO2, Al2O3으로 하며, 연마시 슬러리의 유량은 50-500ml로 하는 것이 바람직하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명은 화학기계적 연마를 이용하여 폴리실리콘층을 평탄화함에 있어서, 폴리실리콘 연마용 슬러리를 사용하여 연마를 행함으로써 폴리실리콘 잔유물을 남기지 않고, 연마시 침식 및 디싱현상을 유발시키지 않는다. 이에 따라 이들 현상이 후속공정에 미치는 악영향을 방지할 수 있게 된다.

Claims (6)

  1. 반도체기판상에 고밀도 플라즈마 산화막을 증착하여 층간절연막을 형성하는 단계;
    상기 층간절연막을 화학기계적으로 연마하는 단계;
    상기 층간절연막을 선택적으로 식각하여 콘택을 형성하는 단계;
    기판 전면에 콘택 형성용 폴리실리콘을 증착하는 단계; 및
    폴리실리콘 연마용 슬러리를 사용하여 상기 폴리실리콘을 화학기계적으로 연마하여 과도하게 증착된 부분을 제거하는 단계
    를 포함하는 반도체소자의 콘택 형성방법.
  2. 제1항에 있어서,
    상기 폴리실리콘 연마용 슬러리로 산화막과의 선택비가 30:1 이상인 슬러리를 사용하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  3. 제1항에 있어서,
    상기 폴리실리콘 연마용 슬러리의 pH를 7-14의 범위로 하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  4. 제1항에 있어서,
    상기 폴리실리콘 연마용 슬러리의 연마제 크기는 5-300nm의 범위내인 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  5. 제1항에 있어서,
    상기 폴리실리콘 연마용 슬러리의 성분이 SiO2, CeO2, Al2O3인 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  6. 제1항에 있어서,
    상기 폴리실리콘 연마시 슬러리의 유량은 50-500ml로 하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
KR1019980061166A 1998-12-30 1998-12-30 반도체소자의 콘택 형성방법 KR20000044667A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980061166A KR20000044667A (ko) 1998-12-30 1998-12-30 반도체소자의 콘택 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980061166A KR20000044667A (ko) 1998-12-30 1998-12-30 반도체소자의 콘택 형성방법

Publications (1)

Publication Number Publication Date
KR20000044667A true KR20000044667A (ko) 2000-07-15

Family

ID=19567922

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980061166A KR20000044667A (ko) 1998-12-30 1998-12-30 반도체소자의 콘택 형성방법

Country Status (1)

Country Link
KR (1) KR20000044667A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100451986B1 (ko) * 2001-12-31 2004-10-08 주식회사 하이닉스반도체 반도체 소자의 저장전극 콘택 플러그 형성방법
KR100492897B1 (ko) * 2000-12-22 2005-06-02 주식회사 하이닉스반도체 폴리실리콘 슬러리를 이용한 폴리실리콘 플러그 형성방법
KR100732308B1 (ko) * 2001-06-22 2007-06-25 주식회사 하이닉스반도체 반도체소자의 화학적 기계적 연마방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100492897B1 (ko) * 2000-12-22 2005-06-02 주식회사 하이닉스반도체 폴리실리콘 슬러리를 이용한 폴리실리콘 플러그 형성방법
KR100732308B1 (ko) * 2001-06-22 2007-06-25 주식회사 하이닉스반도체 반도체소자의 화학적 기계적 연마방법
KR100451986B1 (ko) * 2001-12-31 2004-10-08 주식회사 하이닉스반도체 반도체 소자의 저장전극 콘택 플러그 형성방법

Similar Documents

Publication Publication Date Title
KR100211540B1 (ko) 반도체소자의 층간절연막 형성방법
US5998279A (en) Manufacture of a shallow trench isolation device by exposing negative photoresist to increased exposure energy and chemical mechanical planarization
KR20000044667A (ko) 반도체소자의 콘택 형성방법
KR100414731B1 (ko) 반도체소자의 콘택플러그 형성방법
KR100645841B1 (ko) 연마정지막을 이용한 폴리실리콘 플러그 형성 방법
KR100390838B1 (ko) 반도체 소자의 랜딩 플러그 콘택 형성방법
KR20000044630A (ko) 반도체 소자의 폴리실리콘 플러그 형성방법
KR20000044668A (ko) 반도체 소자의 화학적 기계적 평탄화방법
KR100492897B1 (ko) 폴리실리콘 슬러리를 이용한 폴리실리콘 플러그 형성방법
KR100881837B1 (ko) 반도체 소자의 스토리지 노드 컨택 형성 방법
KR100444310B1 (ko) 반도체소자의소자분리막제조방법
KR0165459B1 (ko) 게이트전극을 함몰시킨 소자분리막 및 그 제조방법
KR20020089998A (ko) 반도체 소자의 층간 절연막 형성방법
KR20000042880A (ko) 반도체 소자의 제조방법
KR20010005107A (ko) 반도체 소자의 플러그 형성 방법
KR100611122B1 (ko) 스크레치 제거방법 및 이를 이용한 반도체 장치의패턴형성방법
KR20000075308A (ko) 고집적 반도체메모리소자 제조방법
KR20040061097A (ko) 반도체 소자 제조방법
KR100370162B1 (ko) 반도체 소자의 제조방법
KR20000044850A (ko) 반도체 소자의 콘택 플러그 형성 방법
KR20040057625A (ko) 랜딩 플러그 연마 방법
KR20020048719A (ko) 이너 실린더 캐패시터의 전하저장 전극 형성방법
KR20000003986A (ko) 화학기계연마를 이용한 커패시터 형성방법
KR20000015577A (ko) 반도체 장치의 콘택 패드 형성 방법
KR19990030787A (ko) 반도체소자의 격리막 형성방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination