KR20000015577A - 반도체 장치의 콘택 패드 형성 방법 - Google Patents

반도체 장치의 콘택 패드 형성 방법 Download PDF

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Abstract

본 발명은 반도체 장치의 콘택 패드(contact pad) 형성 방법에 관한 것으로, 반도체 기판 상에 게이트 전극이 형성된다. 게이트 전극을 포함하여 반도체 기판 전면에 층간절연막이 증착 된다. 콘택홀 형성 마스크를 사용하여 게이트 전극 사이의 반도체 기판의 일부가 노출되도록 층간절연막이 식각 되어 콘택홀이 형성된다. 콘택홀이 완전히 채워질 때까지 층간절연막 상에 폴리실리콘막이 증착 된다. 층간절연막의 상부 표면이 노출될 때까지 저스트 식각(just etch) 조건으로 폴리실리콘막이 에치 백(etch back) 된다. 폴리실리콘막과 층간절연막의 일부가 1 : 1의 식각 조건으로 에치 백(etch back) 되어 콘택 패드가 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 2 단계 에치 백 공정으로 콘택 패드를 형성함으로써, 평탄화 식각 공정시 웨이퍼(wafer) 내 균일도(uniformity)를 확보할 수 있고, 후속 공정에 영향이 적은 콘택 프로파일(contact profile)을 구현할 수 있다. 또한, CMP(chemical mechanical polishing) 보다 저렴한 단가로 CMP와 동일한 콘택 프로파일(contact profile)을 구현할 수 있고, 콘택 패드의 리세스(recess)를 최소화함으로써 후속 공정에서의 공정 마진(process margin)을 확보할 수 있다.

Description

반도체 장치의 콘택 패드 형성 방법(A METHOD FOR FORMING CONTACT PAD OF SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 콘택 패드(contact pad) 형성 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 다층 배선 기술이 요구된다. 다층 배선 기술에 있어서, 포토리소그라피(photolithography) 공정 마진을 확보하고 배선의 길이를 최소화시키기 위해서 절연층 및 도전층의 평탄화가 요구된다. 이러한 평탄화는 심각한 토폴로지(topology)로 인해 배선이 끊어지거나 단락(short) 되는 것을 방지하게 된다.
상기 평탄화 방법으로는 여러 가지가 사용되어 왔으나, 건식 식각(dry etch)에서는 선택비(selectivity)의 한계로 인해 최근 CMP(chemical mechanical polishing) 기술로 대체되고 있는 실정이다.
이러한 CMP 기술에 의한 평탄화 공정의 예로서, 콘택 패드 형성 공정이 있다.
도 1a 내지 도 1d는 종래의 반도체 장치의 콘택 패드 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1a를 참조하면, 종래의 반도체 장치의 콘택 패드 형성 방법은 먼저, 반도체 기판(1) 상에 게이트 전극(2) 예를 들어, 반도체 메모리 장치의 워드 라인(wordline)이 형성된다. 상기 게이트 전극(2)을 포함하여 반도체 기판(1) 전면에 층간절연막(4)이 증착 된다. 상기 층간절연막(4)은 예를 들어, BPSG(borophospho silicate glass) 등과 같은 산화막이다.
도 1b에 있어서, 상기 층간절연막(4)의 상부 표면이 평탄화 되도록 산화막 CMP 공정이 수행된다. 다음, 콘택홀 형성 마스크를 사용하여 상기 층간절연막(4)이 식각 되어 콘택홀(6)이 형성된 후, 상기 콘택홀(6)이 완전히 채워질 때까지 도전막(8)이 증착 된다.(도 1c) 상기 도전막(8)은 여기서, 폴리실리콘막이다.
마지막으로, 상기 층간절연막(4)의 상부 표면이 노출될 때까지 도전막(8)이 CMP 공정으로 평탄화 식각 되면 도 1d에 도시된 바와 같이, 콘택 패드(8a)가 완성된다.
상술한 바와 같은 CMP 공정은 균일도(uniformity) 확보의 어려움 및 큰 제조 원가의 부담으로 인해 최근, 에치 백 공정(etch back process)의 사용이 적극적으로 도입 및 검토 중에 있다. 그리고, 일부 CMP 공정은 상기 에치 백 공정으로 대체 적용 중에 있다.
그러나, 상기 에치 백 공정으로 콘택 패드(8b)를 형성하는 경우, 도 2에서와 같이, 콘택홀(6) 내에 폴리 리세스(poly recess)가 약 850 Å 정도(참조 부호 't')로 크게 발생된다. 이러한 콘택 프로파일(contact profile)의 불량은 후속 공정인 비트 라인 콘택(bit line contact) 및 스토리지 전극 콘택(storage electrode contact) 형성시 콘택 낫 오픈(contact not open) 등의 문제점을 유발하게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 평탄화 공정시 웨이퍼 내 균일도를 확보할 수 있고, 후속 공정에 영향이 적은 콘택 프로파일을 구현할 수 있는 반도체 장치의 콘택 패드 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 CMP 보다 저렴한 단가로 CMP와 동일한 콘택 프로파일을 구현할 수 있고, 후속 공정에서의 공정 마진(process margin)을 확보할 수 있는 반도체 장치의 콘택 패드 형성 방법을 제공함에 있다.
도 1a 내지 도 1d는 종래의 반도체 장치의 콘택 패드 형성 방법의 공정들을 순차적으로 보여주는 흐름도;
도 2는 종래 에치 백 공정으로 형성된 반도체 장치의 콘택 패드 구조를 보여주는 단면도;
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 장치의 콘택 패드 형성 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
1, 100 : 반도체 기판 2, 102 : 게이트 전극
4, 104 : 층간절연막 6, 106 : 콘택홀
8, 108 : 도전막 8a, 8b, 108a : 콘택 패드
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 패드 형성 방법은, 반도체 기판(100) 상에 형성된 도전 구조물(102)과, 상기 도전 구조물(102)을 포함하여 반도체 기판(100) 전면에 형성되어 있되, 반도체 기판(100)의 일부가 노출되도록 형성된 콘택홀(106)을 포함하는 층간절연막(104)을 갖는 반도체 장치의 콘택 패드 형성 방법에 있어서, 상기 콘택홀(106)이 완전히 채워질 때까지 층간절연막(104) 상에 도전막(108)을 형성하는 단계; 상기 층간절연막(104)의 상부 표면이 노출될 때까지 상기 도전막(108)에 대해 높은 식각 선택비를 갖는 조건으로 상기 도전막(108)을 에치 백 하는 단계; 및 상기 도전막(108) 및 층간절연막(104)의 일부를 1 : 1 식각 선택비를 갖는 조건으로 에치 백 하여 콘택 패드(108a)를 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 도전막(108) 에치 백 공정은, 저스트 식각(just etch) 조건으로 수행된다.
(작용)
도 3d 및 도 3e를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 콘택 패드 형성 방법은, 층간절연막의 상부 표면이 노출될 때까지 저스트 식각 조건으로 폴리실리콘막이 에치 백 된다. 폴리실리콘막 및 층간절연막의 일부가 1 : 1 의 식각 선택비를 갖는 조건으로 에치 백 되어 콘택 패드가 형성된다. 이와 같이, 2 단계 에치 백 공정으로 콘택 패드를 형성함으로써, 평탄화 식각 공정시 웨이퍼 내 균일도를 확보할 수 있고, 후속 공정에 영향이 적은 콘택 프로파일을 구현할 수 있다. 또한, CMP 보다 저렴한 단가로 CMP와 동일한 콘택 프로파일을 구현할 수 있고, 콘택 패드의 리세스를 최소화함으로써 후속 공정에서의 공정 마진을 확보할 수 있다.
(실시예)
이하, 도 3을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 장치의 콘택 패드 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 3a를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 콘택 패드 형성 방법은 먼저, 반도체 기판(100) 상에 활성 영역과 비활성 영역을 정의하기 위해 STI(shallow trench isolation) 공정 등에 의해 소자격리막(도면에 미도시)이 형성된다.
상기 반도체 기판(100) 상에 게이트 전극(102) 예를 들어, 반도체 장치의 워드 라인이 형성된다. 상기 게이트 전극(102)은 다층의 도전막 패턴 및 이 도전막 패턴의 상부 및 양측벽을 덮도록 형성된 절연층을 포함한다. 이 절연층은 SAC(self align contact) 공정을 위해 후속 공정으로 증착 되는 층간절연막과 식각 선택비(etch selectivity)를 갖는 막질 예를 들어, 실리콘 질화막(SiN)으로 형성된다.
상기 게이트 전극(102)을 포함하여 반도체 기판(100) 전면에 층간절연막(104)이 예를 들어, 약 9500Å의 두께로 증착 된다. 상기 층간절연막(104)은 예를 들어, BPSG 등의 산화막이다.
도 3b를 참조하면, 상기 층간절연막(104)이 평탄한 상부 표면을 갖도록 CMP 공정으로 식각 된다. 즉, 상기 게이트 전극(102)이 형성된 고단차 영역과 게이트 전극(102)이 형성되지 않은 저단차 영역의 단차가 제거되도록 층간절연막(104)이 평탄화 식각 된다. 이때, 상기 층간절연막(104)은 약 6200Å의 두께로 남게 된다.
다음, 도 3c에 있어서, 콘택홀 형성 마스크를 사용하여 활성 영역의 일부가 노출되도록 상기 층간절연막(104)이 식각 되어 콘택홀(106)이 형성된다. 상기 콘택홀(106)이 완전히 채워질 때까지 층간절연막(104) 상에 도전막(108)이 증착 된다. 상기 도전막(108)은 예를 들어, 폴리실리콘막이다.
마지막으로, 상기 도전막(108)이 본 발명에 따른 2 단계 에치 백 공정으로 식각 되어 콘택 패드(108a)가 형성된다.
구체적으로, 상기 층간절연막(104)의 상부 표면이 노출될 때까지 상기 도전막(108)에 대해 높은 식각 선택비를 갖는 조건으로 상기 도전막(108)이 저스트(just) 에치 백 된다.(도 3d) 다음, 층간절연막(104) 및 도전막(108)의 일부가 1 : 1 의 식각 선택비를 갖는 조건으로 에치 백 된다. 그러면, 도 3e에 도시된 바와 같이, 본 발명에 따른 리세스가 최소화된 콘택 패드(108a)가 형성된다. 즉, CMP 공정과 동일한 콘택 프로파일을 갖는 콘택 패드(108a)가 형성된다. 이때, 상기 층간절연막(104)은 최종적으로 약 5200Å의 두께로 남게 된다.
본 발명은 콘택 패드 형성 공정 뿐아니라, 콘택 플러그 형성 공정을 포함하여 절연층과 도전층을 평탄화 식각 하는 모든 공정에 적용 가능하다.
본 발명은 2 단계 에치 백 공정으로 콘택 패드를 형성함으로써, 평탄화 식각 공정시 웨이퍼 내 균일도를 확보할 수 있고, 후속 공정에 영향이 적은 콘택 프로파일을 구현할 수 있는 효과가 있다.
또한, CMP 보다 저렴한 단가로 CMP와 동일한 콘택 프로파일을 구현할 수 있고, 콘택 패드의 리세스를 최소화함으로써 후속 공정에서의 공정 마진을 확보할 수 있는 효과가 있다.

Claims (2)

  1. 반도체 기판(100) 상에 형성된 도전 구조물(102)과, 상기 도전 구조물(102)을 포함하여 반도체 기판(100) 전면에 형성되어 있되, 반도체 기판(100)의 일부가 노출되도록 형성된 콘택홀(106)을 포함하는 층간절연막(104)을 갖는 반도체 장치의 콘택 패드 형성 방법에 있어서,
    상기 콘택홀(106)이 완전히 채워질 때까지 층간절연막(104) 상에 도전막(108)을 형성하는 단계;
    상기 층간절연막(104)의 상부 표면이 노출될 때까지 상기 도전막(108)에 대해 높은 식각 선택비를 갖는 조건으로 상기 도전막(108)을 에치 백 하는 단계; 및
    상기 도전막(108) 및 층간절연막(104)의 일부를 1 : 1 식각 선택비를 갖는 조건으로 에치 백 하여 콘택 패드(108a)를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 패드 형성 방법.
  2. 제 1 항에 있어서,
    상기 도전막(108) 에치 백 공정은, 저스트 식각(just etch) 조건으로 수행되는 것을 특징으로 하는 반도체 장치의 콘택 패드 형성 방법.
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* Cited by examiner, † Cited by third party
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KR20030055799A (ko) * 2001-12-27 2003-07-04 주식회사 하이닉스반도체 반도체 소자의 구리배선 형성방법

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