KR100637100B1 - 반도체 소자의 메탈 플러그 형성 방법 - Google Patents

Abstract

본 발명은 웨이퍼 균일성을 향상시켜 자기 정렬 콘택 페일을 방지하며 층간절연막의 갭필 특성을 향상시키는데 적합한 반도체 소자의 메탈 플러그 형성 방법을 제공하기 위한 것으로, 본 발명은 기판 상부에 비트라인하드마스크가 구비된 다수의 비트라인 패턴을 형성하는 단계; 상기 비트라인 패턴을 포함하는 전면에 제1절연막을 형성하는 단계; 산화막과 질화막의 선택비가 좋은 슬러리를 사용하여 상기 비트라인패턴의 비트라인 하드마스크가 노출되도록 상기 제1절연막을 화학적기계적연마하는 단계; 상기 비트라인패턴 사이의 상기 제1절연막을 식각하여 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드 콘택홀을 포함하는 전면에 메탈을 형성하는 단계; 메탈 슬러리를 이용하여 상기 제1절연막이 드러날 때까지 상기 메탈을 연마하여 메탈 플러그를 형성하는 단계; 상기 메탈 플러그가 형성된 전면에 제2절연막을 형성하는 단계; 상기 제2절연막을 식각하여 상기 메탈플러그를 오픈하는 오픈부를 형성하는 단계; 상기 오픈부를 포함하는 전면에 상기 메탈플러그의 산화를 방지하기 위한 산화방지막을 형성하는 단계; 및 상기 메탈 슬러리를 이용하여 상기 제2절연막이 드러날 때까지 상기 산화방지막을 연마하는 단계를 포함한다.

스토리지노드 콘택플러그, 메탈 슬러리, 고선택비, 텅스텐콘택플러그

Description

반도체 소자의 메탈 플러그 형성 방법{METHOD FOR FABRICATING METAL PLUG IN SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 반도체 소자의 메탈 플러그 형성 방법을 도시한 단면도,

도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체 소자의 메탈 플러그 형성 방법을 도시한 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 제 1층간절연막

23 : 비트라인콘택 24 : 비트라인 텅스텐

25 : 비트라인 하드마스크 26 : 비트라인 스페이서

27 : 제 2층간절연막 28 : 제 1스토리지노드 콘택플러그

29 : 제 3층간절연막 30 : 제 2스토리지노드 콘택플러그

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 메탈 플러그, 더 자세히는 스토리지노드 콘택플러그(Storage Node Contact Plug)형성 방법에 관한 것이다.

일반적으로 폴리실리콘(Poly-Si)을 이용한 스토리지노드 콘택플러그(Storage Node Contact Plug) 형성 방법은 테크놀로지 노드가 감소할수록 콘택 저항이 증가하고 동작 전류가 감소하여 반도체 소자의 tWR 불량 및 수율 감소 같은 소자 열화 현상을 일으키기 때문에 적용하기가 어렵게 된다. 이런 상황에서 소자의 콘택 저항을 낮추고 동작 전류를 향상시키기 위해, 실리콘 기판 정션 부분에 도펀트 농도를 높이거나 현재 사용중인 콘택 폴리실리콘 내의 도펀트인 Ph 농도를 높이는 방법을 사용중이다.

기존에 사용되는 콘택 내의 폴리실리콘은 자체의 저항이 매우 높을 뿐만 아니라 장비에 웨이퍼를 로딩할 때 형성되는 미세한 산화막이 존재하므로 이와 같은 요인이 소자의 콘택 저항을 증가시키는 것으로 보여진다. 이러한 폴리실리콘의 경우 콘택 저항을 낮추기 위해 Ph 농도를 높이고 있으나 이는 소자의 리프레시 특성을 열화시키고 있는 실정이다. 이러한 폴리실리콘 물질로서는 앞으로 반도체소자가 계속 고집적화되는 추세에 따라 콘택 저항을 낮추고 소자의 특성을 향상시키기 어려운 상황이다.

그리고 비트라인 절연 물질의 평탄화 공정에서 발생하는 웨이퍼 내에서의 균일도 차이에 의해 후속 에치 공정에서의 공정 마진 확보가 어려워져 콘택 저항의 증가나 자기 정렬 콘택(Self Align Contact) 페일을 야기시킬 수 있다.

또한, 디자인 룰의 감소로 인하여 비트라인의 종횡비(Aspect ratio)가 증가하고 이로 인하여 층간절연막의 갭필 마진이 감소하여 갭필이 되지 않을 확률이 증가하게 된다. 이러한 부분의 해소를 위해서는 하드마스크질화막의 두께를 감소시켜 종횡비를 감소시켜야 한다.

도 1은 종래 기술에 따른 반도체 소자의 메탈 플러그 형성 방법을 도시한 단면도이다.

도 1에 도시된 바와 같이, 반도체 기판(11) 상에 제 1 층간절연막(12)을 형성한 후, 제 1 층간절연막(12)을 관통하여 반도체 기판(11)의 일부와 연결되는 비트라인 콘택(13)을 형성한다. 계속해서, 비트라인 콘택(13) 상에 비트라인 패턴을 형성한다. 이 때, 비트라인 패턴은 비트라인 텅스텐(14), 비트라인 하드마스크(15)를 적층하여 패터닝된 구조이다.

계속해서, 비트라인 패턴을 따라 스페이서 질화막을 증착하고, 식각 및 세정을 포함하는 스페이서 공정을 진행하여, 비트라인 패턴 측면에 비트라인 스페이서(16)를 형성한다. 비트라인 스페이서(16)가 부착된 비트라인 패턴을 포함하는 전면에 제 2 층간절연막(17)을 증착하여 비트라인 패턴을 절연시킨다.

계속해서, 제 2 층간절연막(17) 상에 스토리지노드콘택홀 형성을 위한 포토레지스트 패턴(도시하지 않음)을 형성한다. 포토레지스트 패턴을 식각 마스크로 비트라인 사이의 제 2 층간절연막(17)을 식각하여 스토리지노드콘택홀을 형성한다.

계속해서, 스토리지노드 콘택홀 식각 공정을 완료하면 포토레지스트 스트립 공정을 실시하여 패턴을 제거한다. 포토레지스트 패턴을 스트립 후, 세정 공정을 실시한다.

한편, 제 1층간절연막(12), 제 2층간절연막(17)은 HDP(High Density Plasma)막, BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.

계속해서, 스토리지노드 콘택홀을 채우기 위해 결과물의 전면에 전도성 물질인 폴리실리콘막을 증착하여 스토리지노드 콘택홀을 매립하여 스토리지노드 콘택플러그(18)를 형성한다.

계속해서, 에치백 공정을 통해 스토리지노드 콘택플러그(18)의 상부를 평탄화시킴과 동시에 이웃하는 스토리지노드 콘택플러그(18)와 분리(Isolation) 시킨다.

이 때, 에치백 공정을 통하여 분리 공정을 진행하면 비트라인 하드마스크(15) 및 스토리지노드 콘택플러그(18) 물질의 손실이 발생하며 비트라인 스페이서(16)와 비트라인 하드마스크(15)의 식각 특성의 차이로 인하여 프로파일의 차이를 발생시킨다.

비트라인 하드마스크(15)의 손실로 인하여 비트라인 하드마스크(15)의 높이를 증가시켜야 하며, 비트라인 하드마스크(15)의 두께 증가는 비트라인 식각 후 종횡비(Aspect Ratio)를 증가시켜 제 2 층간절연막(17)의 갭필 마진을 감소시킨다.

또한, 스토리지노드 콘택플러그(18)의 손실은 후속 공정에서 SAC 페일을 유발시킬 수 있으며, 식각율(Etch Rate) 차이에 의한 단차의 생성은 후속 공정에서 콘택 저항을 증가시키거나 스토리지노드 콘택플러그(18) 단락을 유발시킬 수 있는 단점이 있다.

상술한 바와 같이, 스토리지노드 콘택홀 식각시 콘택 오픈과 동시에 비트라인 패턴과의 오버 레이 마진 부족으로 비트라인 어택(A)을 방지하기 위해 SAC를 적용하는데, SAC를 적용함에 있어서 SAC 식각 레시피에 따른 콘택 오픈 마진이 감소하게 되어 콘택 낫 오픈이 발생하여 소자의 페일이 발생하는 문제가 발생한다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 웨이퍼 균일성을 향상시켜 자기 정렬 콘택 페일을 방지하며 층간절연막의 갭필 특성을 향상시키는데 적합한 반도체 소자의 메탈 플러그 형성 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자의 메탈 플러그 형성 방법은 기판 상부에 비트라인하드마스크가 구비된 다수의 비트라인 패턴을 형성하는 단계; 상기 비트라인 패턴을 포함하는 전면에 제1절연막을 형성하는 단계; 산화막과 질화막의 선택비가 좋은 슬러리를 사용하여 상기 비트라인패턴의 비트라인 하드마스크가 노출되도록 상기 제1절연막을 화학적기계적연마하는 단계; 상기 비트라인패턴 사이의 상기 제1절연막을 식각하여 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드 콘택홀을 포함하는 전면에 메탈을 형성하는 단계; 메탈 슬러리를 이용하여 상기 제1절연막이 드러날 때까지 상기 메탈을 연마하여 메탈 플러그를 형성하는 단계; 상기 메탈 플러그가 형성된 전면에 제2절연막을 형성하는 단계; 상기 제2절연막을 식각하여 상기 메탈플러그를 오픈하는 오픈부를 형성하는 단계; 상기 오픈부를 포함하는 전면에 상기 메탈플러그의 산화를 방지하기 위한 산화방지막을 형성하는 단계; 및 상기 메탈 슬러리를 이용하여 상기 제2절연막이 드러날 때까지 상기 산화방지막을 연마하는 단계를 포함한다.

또한, 본 발명은 기판 상부에 비트라인하드마스크가 구비된 다수의 비트라인 패턴을 형성하는 단계; 상기 비트라인 패턴을 포함하는 전면에 제1절연막을 형성하는 단계; 산화막과 질화막의 선택비가 좋은 슬러리를 사용하여 상기 비트라인패턴의 비트라인 하드마스크가 노출되도록 상기 제1절연막을 화학적기계적연마하는 단계; 상기 비트라인패턴 사이의 상기 제1절연막을 식각하여 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드 콘택홀을 포함하는 전면에 텅스텐막을 형성하는 단계; 메탈 슬러리를 이용하여 상기 제1절연막이 드러날 때까지 상기 텅스텐막을 연마하여 텅스텐플러그를 형성하는 단계; 상기 텅스텐플러그가 형성된 전면에 제2절연막을 형성하는 단계; 상기 제2절연막을 식각하여 상기 텅스텐플러그를 오픈하는 오픈부를 형성하는 단계; 상기 오픈부를 포함하는 전면에 상기 텅스텐플러그의 산화를 방지하기 위한 산화방지막을 형성하는 단계; 및 상기 메탈 슬러리를 이용하여 상기 제2절연막이 드러날 때까지 상기 산화방지막을 연마하는 단계를 포함한다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체 소자의 메탈 플러그 형성 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 제 1 층간절연막(22)을 형성한 후, 제 1 층간절연막(22)을 관통하여 반도체 기판(21)의 일부와 연결되는 비트라인 콘택(23)을 형성한다. 계속해서, 비트라인 콘택(23) 상에 비트라인 패턴을 형성한다. 이 때, 비트라인 패턴은 비트라인 텅스텐(24), 비트라인 하드마스크(25)를 적층하여 패터닝된 구조이다.

한편, 비트라인 하드마스크(25)의 경우 콘택플러그 분리 공정을 고선택비의 메탈 슬러리를 사용하기 때문에 최소한의 두께로 증착할 수 있는 장점이 있다.

계속해서, 비트라인 패턴을 따라 스페이서 질화막을 증착하고, 식각 및 세정을 포함하는 스페이서 공정을 진행하여, 비트라인 패턴 측면에 비트라인 스페이서(26)를 형성한다.

도 2b에 도시된 바와 같이, 비트라인 스페이서(26)가 부착된 비트라인을 포 함하는 전면에 제 2 층간절연막(27)을 증착한다. 이 때, 제 2 층간절연막(27)은 HDP(High Density Plasma)막, BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용하고, 플라즈마 화학 기상 증착법(Plasma Enhanced Chemical Vapor Deposition; 'PECVD') 또는 열 화학 기상 증착법(Thermal CVD)을 이용하여 증착한다.

도 2c에 도시된 바와 같이, CMP 공정을 실시하여 제 2 층간절연막(27a)을 평탄화한다. 이 때, CMP 공정은 2 단계로 이루어지며, 1 단계는 비트라인 하드마스크 (25)상부에 500Å∼1500Å의 제 2 층간절연막(27a)을 남기는 조건으로 진행하며, 2 단계는 비트라인 하드마스크(25)에서 연마가 정지하는 조건으로 진행하여 비트라인 하드마스크(25)의 손실이 없는 상태에서 비트라인 패턴의 높이를 일정하게 유지 가능하여 콘택의 균일성을 향상시킨다.

한편, CMP 공정의 1 단계는 퓸드(Fumed) 또는 콜로이달실리카(Colloidal Silica)를 연마입자로 하여 pH가 9∼12인 슬러리를 사용하여 진행하고, 2 단계는 세리아(Ceria) 연마입자를 사용하여 pH가 6∼8인 산화막과 질화막의 선택비가 30 이상인 슬러리를 사용하여 비트라인 하드마스크(25)에서 연마가 멈추는 조건으로 진행한다.

제 2 층간절연막(27a)의 평탄화 공정을 실시한 후 잔존하는 잔유물(Residue)을 제거하기 위해 NH₄OH와 HF 용액을 이용하여 세정을 실시한다.

도 2d에 도시된 바와 같이, 비트라인 패턴과 비트라인 패턴 사이에 스토리지노드 콘택홀을 형성하기 위해 포토레지스트 패턴(도시하지 않음)을 식각 마스크로 제 2 층간절연막(27a)의 소정 영역을 식각하여 콘택홀을 형성한 후, 콘택홀을 포함하는 전면에 CVD 혹은 PVD 방법으로 메탈(28)을 증착하여 콘택홀을 채운다. 이 때, 메탈(28)은 텅스텐(W)막을 사용하여 400Å∼3000Å의 두께로 형성한다.

도 2e에 도시된 바와 같이, CMP 공정을 실시하여 플러그 분리 공정을 진행한다. 이 때, CMP 공정은 메탈과 산화막의 연마 선택비가 80 이상인 슬러리를 사용하여 진행하며, 연마 후에 산화막 및 메탈의 손실은 최소화한다.

CMP 공정시 사용되는 메탈 슬러리는 실리카(Silica) 또는 알루미나(Alumina) 연마 입자를 갖고 pH가 0∼6으로 유지한다. 또한, 메탈막의 연마 특성을 개선하기 위해 H₂O₂, Fe(NO₃)₃ 및 H₅IO₆과 같은 산화제를 1%∼5% 첨가하여 메탈과 산화막의 선택비가 80 이상으로 유지한다.

플러그 분리 공정에서 CMP 공정은 에치백 공정에 비해 비트라인 하드마스크(25)의 손실을 줄일 수 있기 때문에 비트라인 하드마스크(25) 두께를 낮출 수 있다. 플러그 분리 공정을 실시한 후, 연마 잔유물을 제거하기 위해 SC-1 세정을 실시하고, 세정 후에도 남아있는 잔유물을 제거하기 위해 NH₄OH와 HF 용액으로 세정한다.

또한, 메탈 플러그에 존재하는 잔유물 및 산화물을 제거하기 위해 플로린 계열이나 하이드록시라민(Hydroxylamine) 계열의 용매를 이용하여 세정한다.

세정을 실시한 후, 메탈 플러그 상에 플러그 물질의 산화를 막기 위하여 제 3 층간절연막(29)을 형성한다. 이 때, 제 3 층간절연막(29)은 PETEOS를 사용하며 500Å∼1500Å의 두께로 형성한다.

도 2f에 도시된 바와 같이, 제 3 층간절연막(29a) 상에 포토레지스트 패턴(도시하지 않음)을 형성하고, 포토레지스트 패턴을 식각 마스크로 제 3 층간절연막(29a)의 소정 영역을 식각하여 콘택홀을 형성한다.

이어서, 콘택홀을 포함하는 결과물의 전면에 산화방지용 TiN막(30)을 형성하여, 콘택홀을 채운다. 이 때, TiN막(30)은 CVD 또는 PVD를 이용하여 400Å∼2000Å의 두께로 증착한다.

한편, 산화방지막으로 티타늄나이트라이드(TiN)를 사용하는 것은 스토리지노드 하부 전극 및 유전체 증착 후, 유전 물질의 결정화 과정에서 스토리지노드 콘택플러그 물질이 산화되는 것을 방지하기 위해서이다. TiN막은 텅스텐막에 비해 화학적으로 안정성이 뛰어나기 때문에 버퍼 레이어로 증착하여 스토리지노드 콘택플러그의 산화를 방지할 수 있다.

도 2g에 도시된 바와 같이, CMP 공정을 실시하여 제 3 층간절연막(29a)이 드러날 때까지 TiN막(30a)을 연마한다. 이 때, 연마 공정은 메탈과 산화막의 선택비가 80 이상인 메탈 슬러리를 이용한다.

이어서, TiN막(30a) 분리 공정을 실시한 후, 세정을 실시하여 연마 잔유물을 제거한다.

상술한 바와 같이, 비트라인 층간절연막의 평탄화 공정시 비트라인 하드마스 크 상부에서 멈추는 평탄화 공정과 메탈 플러그 및 산화방지막 분리 공정시 메탈과 산화막의 선택비가 높은 슬러리를 사용하여 분리 공정을 진행함으로써 콘택 저항이 낮고 신뢰성이 높은 디바이스를 형성할 수 있다.

또한, 메탈 슬러리를 이용함으로써 비트라인 하드마스크의 손실을 최소화하여 비트라인 하드마스크의 초기 증착 두께를 감소시킬 수 있다. 따라서, 층간절연막의 갭필 마진을 증가시킬 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 텅스텐 콘택플러그와 티타늄나이트라이드 산화방지막을 적층 형성하여 콘택 저항이 낮고 신뢰성이 높은 디바이스를 형성할 수 있다.

또한, 메탈 슬러리를 사용함으로써 비트라인 하드마스크의 손실을 최소화하여 층간절연막의 갭필 마진을 증가시킬 수 있는 효과를 얻을 수 있다.

Claims (17)

1. 기판 상부에 비트라인하드마스크가 구비된 다수의 비트라인 패턴을 형성하는 단계;

   상기 비트라인 패턴을 포함하는 전면에 제1절연막을 형성하는 단계;

   산화막과 질화막의 선택비가 좋은 슬러리를 사용하여 상기 비트라인패턴의 비트라인 하드마스크가 노출되도록 상기 제1절연막을 화학적기계적연마하는 단계;

   상기 비트라인패턴 사이의 상기 제1절연막을 식각하여 스토리지노드콘택홀을 형성하는 단계;

   상기 스토리지노드 콘택홀을 포함하는 전면에 메탈을 형성하는 단계;

   메탈 슬러리를 이용하여 상기 제1절연막이 드러날 때까지 상기 메탈을 연마하여 메탈 플러그를 형성하는 단계;

   상기 메탈 플러그가 형성된 전면에 제2절연막을 형성하는 단계;

   상기 제2절연막을 식각하여 상기 메탈플러그를 오픈하는 오픈부를 형성하는 단계;

   상기 오픈부를 포함하는 전면에 상기 메탈플러그의 산화를 방지하기 위한 산화방지막을 형성하는 단계; 및

   상기 메탈 슬러리를 이용하여 상기 제2절연막이 드러날 때까지 상기 산화방지막을 연마하는 단계

   를 포함하는 반도체 소자의 메탈 플러그 형성 방법.
2. 제 1 항에 있어서,

   상기 비트라인패턴의 비트라인 하드마스크가 노출되도록 상기 제1절연막을 화학적기계적연마하는 단계는,

   상기 비트라인 하드마스크 상부에 상기 제 1 절연막을 500Å∼1500Å 두께를 남기는 1 차 화학적기계적 연마를 실시하는 단계; 및

   상기 비트라인 하드마스크가 노출되도록 2 차 화학적기계적 연마를 실시하는 단계를 포함하는 반도체 소자의 메탈 플러그 형성 방법.
3. 제 2 항에 있어서,

   상기 1 차 화학적기계적 연마는 퓸드(Fumed) 또는 콜로이달실리카(Colloidal Silica)를 연마 입자를 사용하여 pH가 9∼12인 슬러리를 사용하는 반도체 소자의 메탈 플러그 형성 방법.
4. 제 2 항에 있어서,

   상기 2 차 화학적기계적 연마는 세리아(Ceria) 연마 입자를 사용하여, pH가 6∼8인 산화막과 질화막의 선택비가 30 이상인 슬러리를 사용하는 반도체 소자의 메탈 플러그 형성 방법.
5. 제 1 항에 있어서,

   상기 메탈은 텅스텐을 사용하고, 화학 기상 증착 또는 물리 기상 증착법으로 형성하는 반도체 소자의 메탈 플러그 형성 방법.
6. 기판 상부에 비트라인하드마스크가 구비된 다수의 비트라인 패턴을 형성하는 단계;

   상기 비트라인 패턴을 포함하는 전면에 제1절연막을 형성하는 단계;

   산화막과 질화막의 선택비가 좋은 슬러리를 사용하여 상기 비트라인패턴의 비트라인 하드마스크가 노출되도록 상기 제1절연막을 화학적기계적연마하는 단계;

   상기 비트라인패턴 사이의 상기 제1절연막을 식각하여 스토리지노드콘택홀을 형성하는 단계;

   상기 스토리지노드 콘택홀을 포함하는 전면에 텅스텐막을 형성하는 단계;

   메탈 슬러리를 이용하여 상기 제1절연막이 드러날 때까지 상기 텅스텐막을 연마하여 텅스텐플러그를 형성하는 단계;

   상기 텅스텐플러그가 형성된 전면에 제2절연막을 형성하는 단계;

   상기 제2절연막을 식각하여 상기 텅스텐플러그를 오픈하는 오픈부를 형성하는 단계;

   상기 오픈부를 포함하는 전면에 상기 텅스텐플러그의 산화를 방지하기 위한 산화방지막을 형성하는 단계; 및

   상기 메탈 슬러리를 이용하여 상기 제2절연막이 드러날 때까지 상기 산화방지막을 연마하는 단계

   를 포함하는 반도체 소자의 메탈 플러그 형성 방법.
7. 제 6 항에 있어서,

   상기 비트라인 패턴은 300Å∼1000Å의 두께를 갖는 비트라인 텅스텐과 상기 비트라인하드마스크가 1500Å∼3000Å의 두께를 갖고 적층된 구조를 갖는 반도체 소자의 메탈 플러그 형성 방법.
8. 제 6 항에 있어서,

   상기 메탈 슬러리를 이용하여 상기 제 1 절연막이 드러날 때까지 상기 텅스텐막을 연마하여 텅스텐콘택플러그를 형성하는 단계후에,

   세정을 실시하는 단계를 더 포함하는 반도체 소자의 메탈 플러그 형성 방법.
9. 제 6 항에 있어서,

   상기 메탈 슬러리는 제 1 절연막과 상기 비트라인 하드마스크의 선택비가 80 이상인 것을 사용하는 반도체 소자의 메탈 플러그 형성 방법.
10. 제 6 항에 있어서,

    상기 메탈 슬러리는 H₂O₂, Fe(NO₃)₃ 및 H₅IO₆에서 선택된 산화제를 1%∼5% 첨가하는 것을 더 포함하는 반도체 소자의 메탈 플러그 형성 방법.
11. 제 6 항에 있어서,

    상기 제 1 절연막은 플라즈마 화학 기상 증착법 또는 열 화학 기상 증착법으로 형성하는 반도체 소자의 메탈 플러그 형성 방법.
12. 제 6 항에 있어서,

    상기 텅스텐막은 화학 기상 증착법 또는 물리 기상 증착법을 이용하여 형성하는 반도체 소자의 메탈 플러그 형성 방법.
13. 제 6 항에 있어서,

    상기 텅스텐막은 400Å∼3000Å의 두께로 형성하는 반도체 소자의 메탈 플러그 형성 방법.
14. 제 6 항에 있어서,

    상기 제 2 절연막은 PETEOS를 500Å∼1500Å의 두께로 형성하는 반도체 소자의 메탈 플러그 형성 방법.
15. 제 6 항에 있어서,

    상기 산화방지막은 티타늄나이트라이드를 화학 기상 증착법 또는 물리 기상 증착법을 사용하여 400Å∼2000Å의 두께로 형성하는 반도체 소자의 메탈 플러그 형성 방법.
16. 제 6 항에 있어서,

    상기 메탈 슬러리를 이용하여 상기 제 2 절연막이 드러날 때까지 상기 산화방지막을 연마하는 단계는,

    상기 제 2 절연막과 상기 산화방지막의 선택비가 80 이상인 상기 메탈 슬러리를 이용하여 연마를 실시하는 단계; 및

    연마 후, 세정을 실시하는 단계를 포함하는 반도체 소자의 메탈 플러그 형성 방법.
17. 제1항에 있어서,

    상기 산화방지막은 티타늄나이트라이드를 사용하고, 화학 기상 증착법 또는 물리 기상 증착법을 사용하여 형성하는 반도체 소자의 메탈 플러그 형성 방법.

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