KR20070093794A

KR20070093794A - 반도체 소자의 콘택플러그 제조 방법

Info

Publication number: KR20070093794A
Application number: KR1020060119207A
Authority: KR
Inventors: 김종식
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-03-14
Filing date: 2006-11-29
Publication date: 2007-09-19
Also published as: KR100831981B1

Abstract

본 발명은 콘택플러그 내부의 보이드를 방지하면서 콘택플러그의 자체 저항을 감소시키는데 적합한 반도체 소자의 콘택 플러그 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 콘택플러그 제조 방법은 반도체 기판 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 내부를 매립하도록 제1도전층(폴리실리콘막)을 형성하는 단계; 상기 제1도전층 내부의 보이드가 노출되도록 상기 제1도전층을 식각하는 단계; 상기 제1도전층의 노출된 보이드를 매립하도록 제2도전층(티타늄질화막)을 형성하는 단계; 상기 제2도전층 상에 제3도전층(텅스텐막)을 형성하는 단계; 및 상기 제2도전층 및 제3도전층을 선택적으로 식각하여 상기 콘택홀 내부에 매립시키는 단계를 포함한다.

스토리지노드콘택플러그, 폴리실리콘막, 보이드, 콘택 저항, 스텝 커버리지

Description

반도체 소자의 콘택플러그 제조 방법{METHOD FOR FORMING CONTACT PLUG IN SEMICONDUCTOR DEVICE}

도 1은 종래기술에 따른 반도체소자의 스토리지노드콘택플러그를 도시한 도면.

도 2는 종래기술에 따른 보이드를 나타낸 사진.

도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 소자의 스토리지노드콘택플러그 제조 방법을 도시한 단면도.

* 도면의 주요 부분에 대한 부호의 설명

31 : 반도체 기판 32 : 제1층간절연막

33 : 랜딩플러그 34 : 제2층간절연막

35 : 하드마스크패턴 36 : 스토리지노드콘택홀

37 : 스토리지노드콘택스페이서 38, 38A : 제1도전층

39, 39A : 제2도전층 40, 40A : 제3도전층

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 스토리지노드콘택 제조 방법에 관한 것이다.

DRAM의 집적도가 증가함에 따라서 디자인 룰이 계속해서 작아지고 있으며 DRAM의 고속 동작을 요구하고 있는 추세이다. 이에 따라 콘택의 면적도 감소하여 소자의 전체적인 저항 증가가 문제시되었다. 따라서, 콘택의 저항 감소를 위한 많은 연구가 수행되어지고 있다.

도 1은 종래기술에 따른 반도체소자의 스토리지노드콘택플러그를 도시한 도면이다.

도 1을 참조하면, 반도체기판(11) 상부에 제1층간절연막(12)이 형성되고, 제1층간절연막(12)내에 구비된 콘택홀에 랜딩플러그(13)이 매립된다. 그리고, 랜딩플러그 및 제1층간절연막 상에 제1층간절연막(14)이 형성되고, 제1층간절연막(14)에 랜딩플러그 표면을 개방시킨 스토리지노드콘택홀(15)이 형성된다. 이 스토리지노드콘택홀(15) 내에 스토리지노드콘택플러그(16)가 매립된다.

그러나, 종래기술에서는 스토리지노드콘택플러그(16)로 사용되는 폴리실리콘막을 매립할 때, 스토리지노드콘택홀(15)의 높이가 높아져 종횡비(Aspect Ratio)가 커짐에 따라 폴리실리콘막의 단차피복성(Step Coverage)이 열화되는 문제가 있다. 이에 따라 스토리지노드콘택플러그(16) 내부에 보이드(Void; V)가 발생하는 문제가 있다.

도 2는 종래기술에 따른 보이드를 나타낸 사진이다.

위와 같은 보이드(V)는 스토리지노드콘택플러그(16)의 콘택 저항을 높이는 주요한 요인으로 작용하며, 또한 폴리실리콘막은 자체 저항이 높기 때문에 소자의 신뢰성 및 수율이 저하되는 문제가 있다.

그리고, 위와 같은 보이드는 높은 종횡비의 콘택홀에 매립되는 여러 콘택플러그 제조시에도 발생하는 문제가 있다. 예를 들어, 랜딩플러그, 비트라인콘택플러그, M1C로 일컫는 금속콘택플러그 등을 매립할 때 발생한다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 콘택플러그 내부의 보이드를 방지하면서 콘택플러그의 자체 저항을 감소시키는데 적합한 반도체 소자의 콘택플러그 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 특징적인 본 발명의 콘택플러그 제조 방법은 반도체 기판 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 내부를 매립하도록 제1도전층을 형성하는 단계; 상기 제1도전층 내부의 보이드가 노출되도록 상기 제1도전층을 식각하는 단계; 상기 제1도전층의 노출된 보이드를 매립하도록 제2도전층을 형성하는 단계; 상기 제2 도전층 상에 제3도전층을 형성하는 단계; 및 상기 제2도전층 및 제3도전층을 선택적으로 식각하여 상기 콘택홀 내부에 매립시키는 단계를 포함하는 것을 특징으로 하고, 상기 제2도전층은 상기 콘택홀을 매립하는 상기 제1도전층 내부에 형성된 보이드를 매립하는 두께로 형성하는 것을 특징으로 하며, 상기 제1도전층 내부의 보이드가 노출되도록 상기 제1도전층을 식각하는 단계는 전면 식각으로 진행하는 것을 특징으로 하고, 상기 제2 및 제3도전층은 상기 제1도전층보다 비저항이 낮은 도전층으로 형성하는 것을 특징으로 하며, 상기 제1도전층은 폴리실리콘막, 상기 제2도전층은 티타늄질화막, 상기 제3도전층은 텅스텐막을 사용하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

후술하는 실시예는 높은 종횡비의 콘택홀에 콘택플러그용 도전층을 매립할 때 발생하는 보이드를 제거하고자, 콘택플러그를 제1 내지 제3도전층으로 사용하고, 특히 제1도전층보다 제2 및 제3도전층의 재질을 비저항이 낮은 물질로 하여 콘택플러그의 자체 저항을 낮춘다.

도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 소자의 스토리지노드콘택플러그 제조 방법을 도시한 단면도이다.

도 3a에 도시된 바와 같이, 반도체 기판(31) 상부에 랜딩플러그(33)를 형성 한다. 이때, 랜딩플러그(33)는 반도체기판(31) 상에 제1층간절연막(32)을 형성한 후, 제1층간절연막(32)을 식각하여 콘택홀을 형성하고, 이 콘택홀에 폴리실리콘막 증착 및 전면식각을 진행하여 형성한다.

그리고, 제1층간절연막(32)은 화학기상증착(Chemical Vapor Deposition; CVD), 물리기상증착(Physical Vapor Deposition; PVD) 및 원자층 증착(Atomic Layer Deposition; ALD)으로 이루어진 그룹에서 선택된 어느 한 방법으로 형성한 산화막이다.

한편, 랜딩플러그(33)를 형성하기 전에 DRAM 공정에 필요한 소자 분리(Isolation), 트랜지스터 형성 공정, 워드라인(Word line) 공정이 수행되어 있고, 랜딩플러그(33)는 워드라인 사이에 형성된다.

계속해서, 제1층간절연막(32) 상에 제2층간절연막(34)을 형성한다. 이때, 제2층간절연막(34)은 화학기상증착(Chemical Vapor Deposition; CVD), 물리기상증착(Physical Vapor Deposition; PVD) 및 원자층 증착(Atomic Layer Deposition; ALD)으로 이루어진 그룹에서 선택된 어느 한 방법으로 형성한 산화막이다. 한편, 제2층간절연막(34) 형성 전에는 비트라인이 형성될 수 있다.

이어서, 제2층간절연막(34) 상에 하드마스크패턴(35)을 형성한다. 이때, 하드마스크패턴(35)은 제2층간절연막(34) 상에 하드마스크패턴(35)으로 사용되는 폴리실리콘막을 증착한 후 포토레지스트(도시 생략)를 마스크로 이용하여 식각하여 형성한다. 이때, 포토레지스트는 스토리지노드콘택마스크라 일컬으며, 하드마스크는 포토레지스트의 선택비 부족을 해결하기 위해 도입된 것이다.

이어서, 하드마스크패턴(35)을 식각장벽으로 하여 제2층간절연막(34)을 식각하므로써 랜딩플러그(33)의 표면을 개방시키는 스토리지노드콘택홀(36)을 형성한다.

이어서, 스페이서절연막을 증착한 후 전면식각을 진행하여 스토리지노드콘택홀의 양측벽에 접하는 스토리지노드콘택스페이서(37)를 형성한다. 이때, 스토리지노드콘택스페이서(37)는 후속 스토리지노드콘택플러그와 비트라인(도시하지 않음)이 쇼트(Short)되는 것을 방지하기 위해 형성하는 것이다. 바람직하게, 스토리지노드콘택스페이서(37)는 질화막 계열, 특히 실리콘질화막을 1∼2000Å 두께로 증착한후 전면식각하여 형성한다. 더 자세히는 실리콘질화막은 Si_xN_y의 구조를 가지며 x는 1∼5, y는 1∼7의 범위를 갖는다.

이어서, 랜딩플러그(33) 표면에 생성된 기생산화막 제거를 위해 습식케미컬을 이용한 딥(Wet chemical dip) 공정을 추가로 진행할 수 있다. 습식케미컬을 이용한 딥 공정은 불산 용액(HF), BOE 용액(HF₄+NH₄F), 과산화수소(H₂O₂) 및 탈이온수(Di water; H₂O)가 혼합된 용액을 사용하여 수행한다.

도 3b에 도시된 바와 같이, 스토리지노드콘택플러그를 형성하기 위하여 결과물의 전면에 제1도전층(38)을 형성하여 스토리지노드콘택홀(36)을 매립한다. 여기서 제1도전층(38)은 폴리실리콘막을 이용하여 형성함이 바람직하며, 폴리실리콘막은 200∼1000℃의 온도 분위기에서 10∼5000Å 두께로 증착하며, 화학기상증착(CVD), 물리기상증착(PVD) 및 원자층 증착(ALD)으로 이루어진 그룹에서 선택된 어느 한 방법으로 증착한다.

여기서, 스토리지노드콘택플러그 형성을 위한 제1도전층(38) 형성시 스토리지노드콘택홀(36)의 높은 종횡비로 인해 단차피복성 특성의 열화가 있고, 이에 따라 스토리지노드콘택홀(36)의 내부에 보이드(V1)가 발생하는 것을 피할 수 없다.

따라서, 본 발명은 다음과 같은 공정을 더욱 수행하여 이러한 보이드(V1)를 제거해준다.

도 3c에 도시된 바와 같이, 제2층간절연막(34)이 드러나는 타겟 즉, 적어도 보이드(V1)가 드러나도록 제1도전층(38)을 평탄화하여 스토리지노드콘택홀(36) 내부에만 제1도전층(38A)이 존재하도록 평탄화 공정을 수행한다. 여기서, 평탄화 공정은 전면 식각(Etch back) 또는 화학적기계적 연마(Chemical Mechanical Polishing) 공정을 수행함이 바람직하다. 평탄화 공정을 수행함으로 인하여 제1도전층(38A) 내부의 보이드(V1)가 드러나게 된다.

도 3d에 도시된 바와 같이, 노출된 제1도전층(38A)의 보이드(V1)를 매립하기 위하여 전면에 제2도전층(39)을 증착한다. 여기서, 제2도전층(39)은 티타늄질화막(TiN)을 사용하여 형성함이 바람직하고, 티타늄질화막은 제1도전층(38)으로 사용된 폴리실리콘막보다 비저항이 낮다.

위와 같은 제2도전층(39) 증착에 의해 제1도전층내에 존재하는 보이드(V1)는 매립이 되었으나, 제2도전층(39) 증착 후에도 보이드(V2)가 발생하는 것을 피할 수 없다.

도 3e에 도시된 바와 같이, 제2도전층(39)을 포함하는 전면에 제3도전층(40) 을 증착하여 제2도전층(39) 증착후에 발생된 보이드(V2)를 모두 매립한다. 여기서, 제3도전층(40)은 텅스텐막(W)을 사용하여 형성함이 바람직하고, 텅스텐막은 제1도전층(38)으로 사용된 폴리실리콘막보다 비저항이 낮다.

한편, 제2도전층(39)과 제3도전층(40)을 증착할 때, 200∼1000℃의 온도 분위기에서 증착하고, 제2도전층(39)과 제3도전층(40)의 증착 두께가 각각 10∼5000Å 되게 하며, 화학기상증착(CVD), 물리기상증착(PVD) 및 원자층 증착(ALD)으로 이루어진 그룹에서 선택된 어느 한 방법으로 증착하도록 한다.

도 3f에 도시된 바와 같이, 전면 식각을 실시하여 제2층간절연막(34)의 표면이 드러나는 타겟으로 제3도전층(40) 및 제2도전층(39)을 식각하여 제3도전층(40A), 제2도전층(39A) 및 제1도전층(38A)의 3중 구조로 형성된 스토리지노드콘택플러그를 형성한다.

즉, 스토리지노드콘택플러그는 폴리실리콘막인 제1도전층(38A), 티타늄질화막인 제2도전층(39A) 및 텅스텐막인 제3도전층(40A)의 3중 구조로 형성되며, 폴리실리콘막 상에 티타늄질화막을 증착하여 폴리실리콘막 내부의 보이드를 제거하고, 티타늄질화막 상에 텅스텐막을 증착하여 티타늄질화막 내부의 보이드를 제거할 수 있다. 또한, 폴리실리콘막보다 비저항이 낮은 티타늄질화막과 텅스텐막을 증착하므로써 스토리지노드콘택플러그(100)의 자체 저항을 감소시킬 수 있다.

결국, 스토리지노드콘택플러그는 티타늄질화막과 텅스텐막의 비저항이 낮기 때문에 자체 비저항이 높은 폴리실리콘막만을 사용하는 것에 비해 자체 저항을 감소시킬 수 있고 따라서, 소자의 신뢰성 및 수율을 증가시킬 수 있다.

상술한 바에 따르면, 본 발명은 종횡비 증가에 따른 스토리지노드콘택플러그용 도전 물질인 폴리실리콘막의 스텝 커버리지가 감소하여, 스토리지노드콘택플러그 내부에 보이드가 발생하게 되어 소자의 특성을 열화시키는 것을 방지하기 위해, 폴리실리콘막 상에 티타늄질화막을 증착하여 보이드를 매립하여 보이드를 제거하고, 저항 감소 목적을 위해 텅스텐막을 증착하여 스토리지노드콘택플러그를 구현함으로써, 종래 기술에서 문제가 되었던 보이드를 개선할 수 있고, 콘택 저항도 감소시킬 수 있다.

한편, 본 발명은 스토리지노드콘택플러그외에 높은 종횡비의 콘택홀에 콘택플러그를 매립하는 반도체소자의 콘택플러그 제조 방법에도 적용이 가능하다. 그 콘택플러그는 랜딩플러그, 비트라인콘택플러그, M1C로 일컫는 금속콘택플러그 등이며, 높은 종횡비의 랜딩플러그용 콘택홀, 비트라인콘택플러그용 콘택홀, 금속콘택플러그용 콘택홀을 매립할 때 적용할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 스토리지노드콘택플러그에 폴리실리콘막을 매립한 후, 전체 구조 상부에 티타늄질화막을 증착하고, 그 상부에 텅스텐막을 증착하여 스텝 커 버리지 악화로 인한 보이드의 발생을 억제하고, 기존의 폴리실리콘막보다 비저항이 낮은 텅스텐막으로 인해 소자의 동작에서 전자의 흐름, 즉 전류의 흐름을 원활히 하여 반도체 소자의 고속 동작을 기대할 수 있으므로, DRAM 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

또한, 스토리지노드콘택플러그의 페일 및 콘택 저항을 감소시키는 효과가 있다.

또한, 신뢰성 증가에 따라 제품의 수율이 향상되는 효과가 있다.

Claims

반도체 기판 상부에 층간절연막을 형성하는 단계;

상기 층간절연막을 식각하여 콘택홀을 형성하는 단계;

상기 콘택홀 내부를 매립하도록 제1도전층을 형성하는 단계;

상기 제1도전층 내부의 보이드가 노출되도록 상기 제1도전층을 식각하는 단계;

상기 제1도전층의 노출된 보이드를 매립하도록 제2도전층을 형성하는 단계;

상기 제2도전층 상에 제3도전층을 형성하는 단계; 및

상기 제2도전층 및 제3도전층을 선택적으로 식각하여 상기 콘택홀 내부에 매립시키는 단계

를 포함하는 반도체 소자의 콘택플러그 제조 방법.
제1항에 있어서,

상기 제2도전층은 상기 콘택홀을 매립하는 상기 제1도전층 내부에 형성된 보이드를 매립하는 두께로 형성하는 반도체 소자의 콘택플러그 제조 방법.
제1항에 있어서,

상기 제1도전층의 내부가 노출되도록 상기 제1도전층을 식각하는 단계는,

전면 식각으로 진행하는 반도체소자의 콘택플러그 제조 방법.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 제2 및 제3도전층은 상기 제1도전층보다 비저항이 낮은 도전층으로 형성하는 반도체소자의 콘택플러그 제조 방법.
제4항에 있어서,

상기 제1도전층은 폴리실리콘막, 상기 제2도전층은 티타늄질화막, 상기 제3도전층은 텅스텐막을 사용하는 반도체 소자의 콘택플러그 제조 방법.
제5항에 있어서,

상기 제1, 제2 및 제3도전층은 200∼1000℃ 의 온도 분위기에서 형성하는 반도체 소자의 콘택플러그 제조 방법.
제5항에 있어서,

상기 제1, 제2 및 제3도전층은 10∼5000Å 두께로 형성하는 반도체 소자의 콘택플러그 제조 방법.
제5항에 있어서,

상기 제1, 제2 및 제3도전층은 CVD, PVD 및 ALD의 방법 중에서 선택된 어느 한 방법으로 형성하는 반도체 소자의 콘택플러그 제조 방법.
제1항에 있어서,

상기 제1도전층을 형성하기 전에,

상기 콘택홀 내부의 양측벽에 스페이서를 형성하는 단계; 및

세정 단계

를 더 포함하는 반도체 소자의 콘택플러그 제조 방법.
제9항에 있어서,

상기 스페이서는 실리콘질화막 계열의 물질로 형성하는 반도체 소자의 콘택플러그 제조 방법.
제9항에 있어서,

상기 세정 단계는,

습식케미컬을 이용한 딥 공정으로 진행하는 반도체소자의 콘택플러그 제조 방법.
제11항에 있어서,

상기 습식케미컬을 이용한 딥 공정은, 불산 용액(HF), BOE 용액(HF₄+NH₄F), 과산화수소(H₂O₂) 및 탈이온수(H₂O)가 혼합된 용액을 사용하여 수행하는 반도체소자의 콘택플러그 제조 방법.
제1항에 있어서,

상기 콘택홀은,

스토리지노드콘택플러그가 매립되는 콘택홀, 랜딩플러그가 매립되는 콘택홀, 비트라인콘택플러그가 매립되는 콘택홀 또는 금속콘택플러그가 매립되는 콘택홀 중에서 선택된 어느 하나인 반도체소자의 콘택플러그 제조 방법.