KR20060000585A - 반도체 소자의 콘택플러그 형성방법 - Google Patents

반도체 소자의 콘택플러그 형성방법 Download PDF

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Abstract

본 발명은 SPE(Solid Phase Epitaxy) 실리콘을 이용한 반도체 소자의 콘택플러그 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 콘택플러그 형성방법은, 소정의 하부 구조물이 형성되고 이를 덮도록 전면 상에 층간절연막이 형성된 실리콘 기판을 제공하는 단계와, 상기 층간절연막을 식각하여 기판을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀에 의해 노출된 기판 표면을 건식 및 습식 세정하고 수소 플라즈마 처리하는 단계와, 상기 노출된 기판 표면을 포함한 콘택홀 표면과 층간절연막 상에 530∼650℃의 온도에서 상기 기판 표면 상에는 에피 실리콘을 성장시키면서 나머지 부분에는 비정질 실리콘을 성장시키는 단계와, 상기 기판 결과물에 대해 HCl 증기 식각을 수행하여 노출된 기판 표면 상에 형성된 에피 실리콘을 제외한 나머지 비정질 실리콘을 제거하는 단계와, 상기 잔류된 에피 실리콘을 포함한 층간절연막 상에 Ti/TiN막을 증착함과 아울러 상기 에피 실리콘과 Ti의 반응을 통해 Ti-실리사이드를 형성하는 단계와, 상기 Ti/TiN막 상에 콘택홀을 완전 매립하도록 W막을 증착하는 단계와, 상기 층간절연막이 노출되도록 W막과 Ti/TiN막을 전면 식각하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 콘택플러그 형성방법{Method for forming contact plug of semiconductor device}
도 1은 콘택 크기에 따른 콘택저항 변화를 도시한 그래프.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 콘택플러그 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 실리콘 기판 22 : 소자분리막
23 : 게이트 24 : 접합영역
25 : 층간절연막 26 : 콘택홀
27 : 에피 실리콘 28 : 비정질 실리콘
29 : Ti막 30 : TiN막
31 : Ti-실리사이드 32 : 금속실리사이드
33 : W막 40 : 콘택플러그
본 발명은 반도체 소자의 콘택플러그 형성방법에 관한 것으로, 보다 상세하 게는, SPE(Solid Phase Epitaxy) 실리콘을 이용한 반도체 소자의 콘택플러그 형성방법에 관한 것이다.
반도체 소자가 미세화됨에 따라, 0.10㎛ 이하의 소자에서는 콘태저항의 증가로 인해 전류구동력 확보가 큰 문제로 대두되게 되었다. 이것은 현재까지 콘택 물질로 사용되어 왔던 폴리실리콘이, 도 1에 도시된 바와 같이, 디자인 룰(design rule)의 감소에 따라 기하급수적으로 저항이 증가하기 때문이다.
이에, 폴리실리콘이 갖는 물질적 한계를 극복하기 위한 방법의 하나로 Ti 또는 Co 등의 금속실리사이드를 콘택 물질로 적용하는 방법이 제안되었다. 콘택 물질로서 금속실리사이드를 이용하는 경우, 상기 금속실리사이드의 비저항이 실리콘에 비해 매우 낮기 때문에 콘택 물질로 폴리실리콘을 이용하는 경우 보다 콘택저항을 크게 낮출 수 있다.
다만, 금속실리사이드를 직접 형성하게 되면 금속원자에 의해 기판 액티브 영역이 오염되어 리프레쉬(refresh) 특성이 열화될 수 있기 때문에 콘택 물질로 금속실리사이드를 이용할 경우는 에피택셜 실리콘(epitaxial-Si : 이하, 에피 실리콘)을 일정 두께 증착한 후에 이 에피 실리콘과 금속을 반응시켜 금속실리사이드를 형성해야만 콘택저항을 낮추면서 액티브 영역의 오염을 방지할 수 있다.
이러한 에피 실리콘+실리사이드 콘택은 주로 로직(Logic) 소자나 디램의 주변회로지역 트랜지스터에 적용되어 왔으나, 최근에는 디램의 셀 지역에 적용하려는 움직임이 보고되었다.
(B. C. Lee et al. IEDM 2002, Session 33)
그러나, 콘택 물질로 금속실리사이드를 형성함에 있어서, 전술한 바와 같이, 종래에는 에피 실리콘의 증착 후에 상기 에피 실리콘과 금속을 반응시켜 금속실리사이드를 형성하고 있는데, 상기 에피 실리콘의 증착 공정이 LPCVD 공정을 이용하여 800℃ 이상의 온도에서 수행되는 것과 관련하여 써멀 버짓(thermal budget)이 크며, 이에 따라, 접합영역 또는 채널영역의 도펀트 확산이 일어나는 등, 종래의 금속실리사이드 형성방법은 소자 특성의 변동을 유발하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 콘택 물질로서 금속실리사이드를 적용하면서도 써멀 버짓으로 인한 소자 특성 변동의 발생을 방지할 수 있는 반도체 소자의 콘택플러그 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소정의 하부 구조물이 형성되고, 이를 덮도록 전면 상에 층간절연막이 형성된 실리콘 기판을 제공하는 단계; 상기 층간절연막을 식각하여 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀에 의해 노출된 기판 표면을 건식 및 습식 세정하고 수소 플라즈마 처리하는 단계; 상기 노출된 기판 표면을 포함한 콘택홀 표면과 층간절연막 상에 530∼650℃의 온도에서 상기 기판 표면 상에는 에피 실리콘을 성장시키면서 나머지 부분에는 비정질 실리콘을 성장시키는 단계; 상기 기판 결과물에 대해 HCl 증기 식각을 수행하여 노출된 기판 표면 상에 형성된 에피 실리콘을 제외한 나머지 비정질 실리콘을 제거하는 단계; 상기 잔류된 에피 실리콘을 포함한 층간절연막 상에 Ti/TiN막을 증착함과 아울러 상기 에피 실리콘과 Ti의 반응을 통해 Ti-실리사이드를 형성하는 단계; 상기 Ti/TiN막 상에 콘택홀을 완전 매립하도록 W막을 증착하는 단계; 및 상기 층간절연막이 노출되도록 W막과 Ti/TiN막을 전면 식각하는 단계를 포함하는 반도체 소자의 콘택플러그 형성방법을 제공한다.
또한, 상기 본 발명의 방법은 상기 Ti/TiN막의 증착하는 단계 후, 그리고, 상기 W막을 증착하는 단계 전, 기판 콘택 표면에 완전한 금속실리사이드가 형성되도록 열처리를 수행하는 단계를 더 포함하며, 상기 열처리는 300∼800℃의 온도로 수행한다.
여기서, 상기 HCl 증기 식각은 HCl 증기의 유량을 20∼1000sccm로 하여 500∼800℃ 온도에서 수십 초 내지 수 분 동안 수행하며, 이때, 수소가스를 0∼20slm 정도 혼합하여 수행할 수 있다. 상기 Ti막과 TiN막은 각각 10∼300Å 및 50∼500Å의 두께로 증착하며, 상기 W막은 0∼500Å의 두께로 증착한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 콘택 계면에 희생 실리콘의 개념으로 비정질 실리콘을 형성시킨 후, 이를 이용해서 금속실리사이드를 형성한다. 또한, 상기 비정질 실리콘을 형성함에 있어서는 대략 530∼650℃ 정도의 공정온도가 필요한 SPE(Solid Phase Epitaxy) 공정을 이용한다.
이렇게 하면, SPE 공정에 따른 실리콘은 800℃ 이상의 온도를 필요로하는 에피 실리콘에 비해 써멀 버짓이 작으며, 그래서, 소자 특성을 확보할 수 있게 된다.
자세하게, 도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 콘택플러그 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 액티브 영역을 한정하는 소자분리막(22)과 게이트(23) 및 접합영역(24)이 형성되고, 그리고, 이들을 덮도록 전면 상에 층간절연막(25)이 형성된 실리콘 기판(21)을 마련한다. 그런다음, 상기 층간절연막(25)을 식각하여 비트라인 콘택 및 스토리지 노드 콘택을 형성하기 위한 콘택홀(26)을 형성한다.
도 2b를 참조하면, 깨끗한 콘택 계면을 얻기 위해 건식 및 습식 세정을 진행하여 상기 콘택홀(26)에 의해 노출된 기판 표면의 잔류산화물 및 식각 잔류물 등과 같은 계면 이물질을 제거한다. 그런다음, 상기 기판 결과물을 반응기 내에 장입시킨 상태에서 200∼600℃의 온도 및 수mTorr∼수Torr의 압력에서 수소/질소 혼합가스로 플라즈마 열처리하므로써 콘택 표면에 발생된 자연산화막을 제거한다. 이때, 수소만을 이용하여 플라즈마를 형성하여도 상관없지만, 플라즈마 밀도를 높이기 위해 질소를 혼합함이 더욱 바람직하다.
한편, 상기 플라즈마 열처리시 수소와 질소의 유량은 각각 20∼500sccm 및 0∼2000sccm 정도로 하며, 파워로서 마이크로웨이브를 대략 500∼2000W 정도 인가하고, 그리고, 기판 바이어스는 기판 손상을 방지하기 위해 20V 이하의 낮은 바이어스를 인가한다.
도 2c를 참조하면, 플라즈마 열처리가 수행된 기판 결과물을 진공을 유지하 면서 실리콘 증착 반응기 내에 장입시킨 후, 530∼650℃ 온도에서 소오스 가스로 DCS(dichlorosilane: SiCl2H2) 또는 MS(Monosilane : SiH4) 가스를 이용하고, 반응 가스로 H2 가스를 이용하며, 도핑 가스로 PH3 가스를 이용하여 노출된 기판 표면을 포함한 콘택홀(26)의 표면과 층간절연막(25) 상에 실리콘층(27, 28)을 성장시킨다. 이때, 상기 실리콘층(27, 28) 성장시, 열에 의해 콘택 표면에서는 에피 실리콘(27)으로 성장되는 반면, 층간절연막(25) 상에서는 비정질 실리콘(28)으로 성장된다.
여기서, 도핑 가스인 PH3 가스의 유량을 적절하게 조절하므로써, 인(P) 도핑 농도를 조절할 수 있다. 예컨데, PH3 가스의 유량은 0∼100sccm 정도로 조절한다.
한편, 상기 콘택 표면에의 에피 실리콘(27)을 포함한 비정질 실리콘(28)의 성장은 530∼650℃ 정도의 공정온도를 필요로 하는 바, 800℃ 이상의 공정온도를 필요로 하는 종래 에피 실리콘 성장 공정에 비해 써멀 버짓(thermal budget)을 줄일 수 있다.
도 2d를 참조하면, 기판 결과물에 대해 HCl 증기 식각을 행하여 비정질 실리콘만을 선택적으로 제거한다. 이때, 상기 HCl 증기 식각은 HCl 증기의 유량을 20∼1000sccm 정도로 하여 500∼800℃ 정도의 온도에서 수십 초 내지 수 분 정도 수행한다. 이때, 수소가스를 0∼20slm 정도 혼합하여 수행하는 것도 가능하다.
여기서, 상기 HCl 증기에 의한 비정질 실리콘의 선택적 식각은 "K. Miyano et al. IEDM 2000 p.433"에 보고되었다.
도 2e를 참조하면, 잔류된 에피 실리콘(27)을 포함한 층간절연막(25) 상에 PVD(Physical Vapor Deposition) 공정에 따라 균일한 두께로 Ti/TiN막(29/30)을 증 착한다. 이때, 상기 Ti/TiN막(29/30)을 증착하는 과정에서, 잔류된 에피 실리콘이 Ti막(29)과 반응하게 되며, 이에 따라, 콘택 계면에 Ti-실리사이드(31)가 형성된다. 여기서, 상기 Ti막(29)과 TiN막(30)은 각각 10∼300Å 및 50∼500Å 정도의 두께로 증착한다.
한편, 상기 Ti 대신에 Co 또는 Ni 등과 같은 다른 전이금속을 적용하여도 동일한 결과를 얻을 수 있다.
도 2f를 참조하면, 기판 결과물에 대해 300∼800℃의 온도로 열처리하고, 이를 통해, 콘택 표면에 완전한 금속실리사이드(32)를 형성한다. 그런다음, 콘택홀을 완전 매립시키도록 TiN막(30) 상에 W막(33)을 증착한다.
여기서, 상기 W막(33)은, 도시하고 설명하지 않았지만, 주변회로 지역의 완전한 콘택 매립을 위한 것으로, 0∼500Å 정도의 두께로 증착한다.
도 2g를 참조하면, 층간절연막(25)이 노출되도록 W막(33)과 TiN막(30) 및 Ti막(29)을 에치-백(Etch- bask) 또는 CMP(Chemical Mechanical Polishing)하고, 이를 통해, 콘택홀 내에 금속실리사이드(32)와 W막(33)으로 이루어져 비트라인 콘택 및 스토리지 노드 콘택으로 역할하는 콘택플러그(40)를 형성한다.
이상에서와 같이, 본 발명은 SPE 실리콘을 이용한 금속실리사이드를 형성하므로, 써멀 버짓을 줄일 수 있으며, 이에 따라, 소자 특성을 확보할 수 있다.
또한, 본 발명은 콘택 물질로서 금속실리사이드를 이용하므로, 콘택 저항을 낮출 수 있어 고집적 및 고속 소자를 구현할 수 있다.
이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있으며, 그러므로, 이하 특허청구범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (7)

  1. 소정의 하부 구조물이 형성되고, 이를 덮도록 전면 상에 층간절연막이 형성된 실리콘 기판을 제공하는 단계;
    상기 층간절연막을 식각하여 기판을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀에 의해 노출된 기판 표면을 건식 및 습식 세정하고 수소 플라즈마 처리하는 단계;
    상기 노출된 기판 표면을 포함한 콘택홀 표면과 층간절연막 상에 530∼650℃의 온도에서 상기 기판 표면 상에는 에피 실리콘을 성장시키면서 나머지 부분에는 비정질 실리콘을 성장시키는 단계;
    상기 기판 결과물에 대해 HCl 증기 식각을 수행하여 노출된 기판 표면 상에 형성된 에피 실리콘을 제외한 나머지 비정질 실리콘을 제거하는 단계;
    상기 잔류된 에피 실리콘을 포함한 층간절연막 상에 Ti/TiN막을 증착함과 아울러 상기 에피 실리콘과 Ti의 반응을 통해 Ti-실리사이드를 형성하는 단계;
    상기 Ti/TiN막 상에 콘택홀을 완전 매립하도록 W막을 증착하는 단계; 및
    상기 층간절연막이 노출되도록 W막과 Ti/TiN막을 전면 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  2. 제 1 항에 있어서, 상기 HCl 증기 식각은 HCl 증기의 유량을 20∼1000sccm로 하여 500∼800℃의 온도에서 수십 초 내지 수 분 동안 수행하는 것을 특징으로 하 는 반도체 소자의 콘택플러그 형성방법.
  3. 제 1 항에 있어서, 상기 HCl 증기 식각은 HCl 증기에 수소가스를 0∼20slm 혼합하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  4. 제 1 항에 있어서, 상기 Ti막과 TiN막은 각각 10∼300Å 및 50∼500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  5. 제 1 항에 있어서, 상기 Ti/TiN막의 증착하는 단계 후, 그리고, 상기 W막을 증착하는 단계 전, 기판 콘택 표면에 완전한 금속실리사이드가 형성되도록 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  6. 제 5 항에 있어서, 상기 열처리는 300∼800℃의 온도로 수행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  7. 제 1 항에 있어서, 상기 W막은 0∼500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831981B1 (ko) * 2006-03-14 2008-05-26 주식회사 하이닉스반도체 반도체 소자의 콘택플러그 제조 방법

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