KR20070035362A - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 제조방법은, 반도체 기판 상에 게이트스택을 형성하는 단계; 게이트스택을 포함하는 반도체 기판의 소정 영역을 노출시키는 컨택홀을 형성하는 단계; 컨택홀을 소정 높이만큼 매립하도록 컨택홀 내의 반도체 기판 상에 실리콘층을 형성하는 단계; 컨택홀 내의 실리콘층을 제외한 나머지 높이가 매립되도록 실리콘층 상에 금속층을 형성하는 단계; 금속층에 열처리 공정을 진행하여 실리콘층과 인접하는 영역에 금속 실리사이드층을 형성하는 단계; 및 게이트 스택이 분리되도록 상기 금속층을 평탄화하는 단계를 포함한다.
컨택플러그, 에피택셜 실리콘 재성장 열공정
Description
도 1은 종래 기술에 따른 반도체 소자의 컨택플러그를 설명하기 위해 나타내보인 도면이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 13은 에피택셜 실리콘 재성장 열공정의 진행 순서에 따라 발생하는 문제점을 설명하기 위해 나타내보인 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
320 : 반도체 기판 370 : 게이트 스택
450 : 에피택셜 실리콘층 460 : 금속실리사이드층
470 : 확산방지막 480 : 금속층
490 : 컨택플러그
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자 제조 공정시, 에피택셜-실리콘층과 금속 물질로 컨택플러그를 형성하여 반도체 소자의 컨택저항을 감소시키고, 신뢰성 및 수율을 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 점점 고집적화되는 상황에서 디램(DRAM)의 경우 특히 셀 트랜지스터 내의 컨택 영역도 많은 영향을 받고 있다.
도 1은 종래 기술에 따른 반도체 소자의 구조를 나타내보인 도면이다.
도 1을 참조하면, 반도체 기판(100) 상에 스페이서막(150)을 포함하는 복수의 게이트 스택(140)이 형성되어 있고, 각 게이트 스택(140) 사이에는 이후 소스와 비트라인, 그리고 드레인와 스토리지노드를 연결시키는 컨택플러그(160)가 배치된다. 그리고 컨택플러그(160)가 배치되어 있지 않은 영역에는 층간절연막(170)이 형성되어 있다. 여기서 게이트 스택(140)은 게이트 절연막(110), 게이트 전극(120) 및 하드마스크막(130)을 포함하고, 컨택플러그(160)는 폴리실리콘을 포함하는 도전물질로 이루어진다. 여기서 도면에서 설명되지 않은 부분은 소자분리막(105)이다.
한편, 반도체 소자가 점점 고집적화되면서 컨택면적이 점점 감소하게 되어 컨택저항(contact resistance)의 증가 및 동작전류(drive current)의 감소 현상이 나타나고 있고, 이로 인해 반도체 소자의 동작 속도 저하 등 소자의 열화 현상이 나타나고 있다. 이런 상황에서 소자의 컨택저항을 낮추고, 동작전류를 향상시키고자, 반도체 기판 정션 부분(도시하지 않음)의 불순물 농도를 높이거나 현재 사용 중인 컨택플러그(160)내의 불순물의 농도를 높이는 방법이 사용되고 있다.
그러나 이와 같이 정션의 불순물이나 컨택플러그(160) 내의 불순물 농도를 높이면 정션을 통한 누설전류로 인해 소자의 리프레시(tREF)특성을 저하시키는 문제가 발생하게 된다. 또한 컨택플러그용 도전물질로 폴리실리콘을 증착시 대기압 하에서 퍼니스에 로딩(loading)할 때 존재하는 대략 수십 ppm의 산소 농도에 의해 폴리실리콘과 반도체 기판(100) 사이 계면에 미세 산화막이 형성되고 있는 것이 확인되고 있고, 이 미세산화막은 소자의 컨택저항을 증가시키는 한 원인이 되고 있다. 결국, 폴리실리콘을 이용한 컨택플러그(160) 형성방법은 고집적화 되어가는 소자의 추세에 비추어 컨택저항 및 반도체 소자의 특성을 향상시키기 어렵다.
한편, 상기한 문제점들을 극복하고 소자의 컨택저항을 낮출 뿐만 아니라 소자의 특성을 향상시키고자 개발되고 있는 방법 가운데 에피택셜 실리콘(epitaxial-Si)을 컨택플러그에 이용하는 방법이 있으며, 이 중에서도 현재의 반도체 소자 제조공정에 그대로 적용하면서 저온 증착이 가능하고 저농도의 도핑 농도로도 충분히 폴리실리콘의 문제점을 극복할 수 있는 것으로서 고상 에피택시(SPE; Solid phase epitaxy) 실리콘이 있다.
고상 에피택시 실리콘은 사일렌(SiH4) 및 포스핀(PH3) 가스를 이용하여 1.5E19-1.5E20 atoms/㎤의 비교적 낮은 농도의 불순물, 예를 들어 인(P)이 주입된 비정질 실리콘(amorphous-Si) 상태로 형성된다. 이렇게 형성된 비정질 실리콘을 바로 비교적 낮은 온도에서 질소 분위기로 열공정을 진행하면, 반도체 기판의 계면에서부터 에피택셜 실리콘이 컨택 상부영역으로 재성장하게 되어, 원하는 고상 에피 택시(SPE) 실리콘이 형성된다.
그러나 소자가 더욱 고집적화됨에 따라 에피택셜 실리콘도 물질 자체의 비저항 측면에서 한계가 있으며, 에피택셜 실리콘에 인(P)을 대략 1E20 atoms/㎤ 이상으로 주입하더라도 약 1.4 mΩ-㎝ 정도의 비저항 값을 보이며 이 이하로 낮추기는 어려운 상황이다. 따라서 향후 초고집적 차세대 반도체 소자에서는 에피택셜 실리콘을 적용시의 컨택저항보다 더 낮은 컨택저항을 필요로 할 수 있으며, 아울러 소자의 신뢰성 및 수율도 충분히 확보할 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는, 폴리실리콘을 대체한 에피택셜 실리콘과 금속물질로 컨택플러그를 형성하여 반도체 소자의 컨택저항을 감소시키고, 신뢰성 및 수율을 향상시키는 반도체 소자의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 게이트스택을 형성하는 단계; 상기 게이트스택을 포함하는 반도체 기판의 소정 영역을 노출시키는 컨택홀을 형성하는 단계; 상기 컨택홀을 소정 높이만큼 매립하도록 상기 컨택홀 내의 반도체 기판 상에 실리콘층을 형성하는 단계; 상기 컨택홀 내의 실리콘층을 제외한 나머지 높이가 매립되도록 상기 실리콘층 상에 금속층을 형성하는 단계; 상기 금속층에 열처리 공정을 진행하여 상기 실리콘층과 인접하는 영역에 금속 실리사이드층을 형성하는 단계; 및 상기 게이트 스택이 분리되도록 상기 금속층을 평탄화하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 게이트스택을 형성하는 단계; 상기 게이트스택을 포함하는 반도체 기판의 소정 영역을 노출시키는 컨택홀을 형성하는 단계; 상기 컨택홀을 소정 높이만큼 매립하도록 상기 컨택홀 내의 반도체 기판 상에 실리콘층을 형성하는 단계; 상기 실리콘층 상에 금속 실리사이드층을 형성하는 단계; 상기 금속 실리사이드층 상에 확산방지막을 형성하는 단계; 상기 컨택홀 내의 나머지 높이가 매립되도록 상기 확산방지막 상에 금속층을 형성하는 단계; 및 상기 게이트 스택이 분리되도록 상기 금속층을 평탄화하는 단계를 포함한다.
본 발명에 있어서, 상기 실리콘층은, 에피택셜 실리콘(Si)층, 에피택셜 게르마늄(Ge)층 또는 에피택셜 실리콘게르마늄(SiGe)층으로 형성할 수 있다.
상기 실리콘층에는, 인(P), 비소(As) 및 보론(B)으로 이루어진 그룹에서 선택된 하나의 불순물이 1E19-1E20 atoms/㎤의 농도로 주입되어 있는 것이 바람직하다.
또한, 상기 실리콘층을 형성하는 단계는, 상기 컨택홀을 포함하는 반도체 기판에 전처리를 수행하는 단계; 상기 컨택홀을 포함하는 반도체 기판 전면에 에피택셜 실리콘층과 비정질 실리콘층이 적층된 고상 에피택시 실리콘을 형성하는 단계; 및 상기 비정질 실리콘층을 제거하고 저온에서 열처리를 진행하는 단계를 포함할 수 있다.
상기 고상 에피택시 실리콘은, 사일렌(SiH4) 및 포스핀(PH3)의 혼합가스를 이용하여 500-700℃의 온도에서 형성하는 것이 바람직하다.
상기 전처리를 수행하는 단계에서는, 건식세정 또는 습식세정으로 수행할 수 있다.
상기 건식세정은, 수소(H2) 또는 수소(H2)/질소(N2)의 가스를 이용하는 플라즈마 공정 또는 저온의 열처리공정을 이용하여 진행할 수 있다.
상기 건식세정은 300-750℃의 온도에서 진행하는 것이 바람직하다.
상기 습식세정은 불화수소(HF)를 이용하여 상온-150℃의 온도에서 진행하는 것이 바람직하다.
상기 비정질 실리콘층을 제거하는 단계에서는, 건식 또는 습식식각을 이용하여 고상 에피택셜 실리콘층을 450-550Å의 두께로 남기는 것이 바람직하다.
상기 저온에서 열처리를 진행하는 단계는, 550-650℃의 온도에서 30분-10시간 동안 진행하는 것이 바람직하다.
상기 실리콘층을 형성한 후, 상기 실리콘층 상에 금속층을 형성하기 전에 건식 또는 습식세정을 이용하여 전처리를 수행하는 단계를 더 포함할 수 있다.
상기 실리콘층을 형성한 후, 상기 실리콘층 상에 금속실리사이드층을 형성하기 전에 건식 또는 습식세정을 이용하여 전처리를 수행하는 단계를 더 포함할 수 있다.
상기 금속층과 상기 금속실리사이드층은 동일한 금속물질로 이루어지며, 상기 금속물질은 티타늄(Ti) 또는 텅스텐(W) 가운데 하나일 수 있다.
상기 금속층과 금속실리사이드층은 서로 다른 금속물질로 이루어질 수 있다.
또한, 상기 실리콘층 상에 금속실리사이드층을 형성하는 단계는, 상기 실리 콘층 상에 제1 금속막을 형성하는 단계; 상기 제1 금속막을 포함하는 반도체 기판에 급속열처리를 진행하여 상기 실리콘층 상에 금속실리사이드층을 형성하는 단계; 및 상기 실리콘층과 반응하지 않은 제1 금속막을 제거하는 단계를 포함하고, 상기 금속층을 형성하는 단계는, 상기 확산방지막 상에 제2 금속막을 형성하는 단계를 포함하여 형성한다.
상기 제1 금속막은 티타늄(Ti), 코발트(Co), 몰리브덴(Mo) 또는 니켈(Ni) 가운데 하나를 이용하는 것이 바람직하다.
상기 확산방지막은 티타늄질화막(TiN) 또는 텅스텐질화막(WN) 가운데 하나를 이용하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
먼저 도 2를 참조하면, 반도체 기판(320)에 활성영역을 한정하기 위한 소자분리막(330)을 형성한다. 그 다음 반도체 기판(320) 상에 게이트 스택(370)을 형성한다. 게이트 스택(370)은 게이트절연막 패턴(340), 도전막 패턴(350) 및 하드마스 크막 패턴(360)이 순차적으로 적층되는 구조를 갖는다. 그리고 게이트 스택(370)의 양 측면에 배치되는 스페이서막(380)을 형성한다.
다음에 도 3을 참조하면, 반도체 기판(320) 및 게이트스택(370)의 전면에 층간절연막(390)을 증착한 후, 층간절연막(390)을 화학적기계적연마(CMP; Chemical mechanical polishing) 방법을 이용하여 평탄화한다. 화학적기계적연마 방법은 게이트 스택(370)의 상부에 위치한 하드마스크막패턴(360)이 노출되기 시작하면 산화막과 나이트라이드막의 선택비의 차이로 연마율이 떨어지면서 정지하게 된다. 다음에 층간절연막(390) 위에 감광막을 도포하고 패터닝하여 컨택플러그 형성영역(400)을 정의하는 마스크막 패턴(도시하지 않음)을 형성한 후, 상기 마스크막 패턴을 식각마스크로 한 식각공정으로 반도체 기판(320)의 컨택플러그 형성영역(400)을 노출시키는 컨택홀(410)을 형성한다.
다음에 도 4를 참조하면, 컨택홀(410) 내부에 남아있을 수 있는 부산물 등을 제거하고, 후속 공정에서 실리콘층이 잘 성장될 수 있도록 반도체 기판(320) 전면에 전처리(precleaning)를 실시한다. 여기서 전처리는 건식세정 또는 습식세정을 이용하여 진행할 수 있다. 건식세정을 이용하여 전처리를 진행할 경우, 300-750℃의 온도에서 수소(H2) 또는 수소(H2)/질소(N2)의 혼합가스를 이용하는 플라즈마 공정을 이용하거나 저온의 열공정을 이용할 수 있다. 또한, 습식세정을 이용하여 전처리를 실시할 경우에는, 불화수소(HF)를 포함하는 습식 세정용액을 이용하여 상온-150℃의 온도에서 실시할 수 있다.
다음에 도 5를 참조하면, 상기 컨택홀(410)을 포함하는 반도체 기판(320) 전 면에 에피택셜 실리콘층(420)과 비정질 실리콘층(430)이 순차적으로 적층되어 있는 구조의 고상 에피택시(SPE; Solid phase epitaxy) 실리콘층(440)을 형성한다.
이를 위해 먼저, 도 4의 구조체를 화학적기상증착(CVD; Chemical vapor deposition) 장비에 로딩한 후, 500-700℃의 온도에서 대략 150-200초 동안 사일렌(SiH4) 및 포스핀(PH3)의 혼합가스를 공급하여 화학적 기상증착(CVD; Chemical vapor deposition)방법으로 상기 고상 에피택시 실리콘층(440)을 형성할 수 있다. 여기서 화학적 기상증착(CVD)방법은 LPCVD(Low pressure CVD), VLPCVD(Very low pressure CVD), PECVD(Plasma enhanced CVD), UHVCVD(Ultra high vaccum CVD), RTCVD(Rapid thermal CVD), APCVD(Atmosphere pressure CVD) 및 MBE(Molecular beam epitaxy)를 포함하는 장비 가운데 하나를 이용하여 형성할 수 있다.
그러면 도 5에 도시한 바와 같이, 컨택홀(410) 내부에 초기 증착된(as-deposited) 고상 에피택시(SPE) 실리콘층(440)은 반도체 기판(320) 계면 위에 에피택셜 실리콘층(420)이 컨택홀(410)의 소정 높이만큼 성장하고, 그 위에 비정질 실리콘(amorphous-Si)층(430)이 동시에 형성된 형태가 된다. 이때, 에피택셜 실리콘층(420)은 에피택셜 게르마늄(Ge)층 또는 에피택셜 실리콘게르마늄(SiGe)층으로 형성할 수도 있으며, 상기 에피택셜 실리콘층(420) 내에는 인(P), 비소(As) 및 보론(B)으로 이루어진 그룹에서 선택된 하나의 불순물이 1E19-1E21 atoms/㎤의 농도로 주입되어 있다.
다음에 도 6을 참조하면, 습식식각 또는 건식식각을 이용하여 비정질 실리콘층(430)을 제거한다. 이 경우, 비정질 실리콘층(430)을 일정 두께로 남길 수 있으 며, 비정질 실리콘층(430)과 인접하여 위치하는 에피택셜 실리콘층(420)을 포함하여 450-550Å의 두께로 남기도록 한다.
다음에 반도체 기판(320) 전면에 저온, 예를 들어 550-650℃의 온도에서 진행한다. 여기서 상대적으로 낮은 온도에서는 보다 긴 시간 동안 열공정을 진행하며, 상대적으로 높은 온도에서는 보다 적은 시간 동안 진행한다. 예를 들어 550℃의 온도에서는 10시간 동안 열공정을 진행하며, 650℃의 온도에서는 30분 동안 열공정을 진행하도록 한다. 그러면 식각을 진행하고 난 후 남아있는 에피택셜 실리콘층(420)이 핵(seed)이 되어 성장하게 되고, 상기 식각공정에 의해 제거되지 않고 에피택셜 실리콘층(420)위에 잔여하고 있는 비정질 실리콘층(430)도 에피택셜 실리콘층(450)으로 재성장(regrowth)하게 되며, 이를 에피택셜 실리콘 재성장 열공정이라 한다.
다음에 재성장한 에피택셜 실리콘층(450) 표면에 전처리(precleaning) 공정을 실시하여 부산물 등을 제거한다. 여기서 전처리 공정은 건식세정 또는 습식세정을 이용하여 진행할 수 있다. 건식세정을 이용하여 전처리 공정을 진행할 경우, 300-750℃의 온도에서 수소(H2) 또는 수소(H2)/질소(N2)의 혼합가스를 이용하는 플라즈마 공정 또는 저온의 열공정 가운데 선택하여 실시할 수 있다. 또한, 습식세정을 이용하여 전처리 공정을 실시할 경우에는, 불화수소(HF)를 포함하는 습식 세정용액을 이용하여 상온-150℃의 온도에서 실시할 수 있다.
다음에 도 7을 참조하면, 재성장한 에피택셜 실리콘층(450) 상에 제1 금속막(도시하지 않음)을 형성하고, 급속열처리를 실시하여 재성장한 에피택셜 실리콘층 (450)과 인접한 계면에 금속 실리사이드층(460)을 형성한다.
이를 위해 재성장한 에피택셜 실리콘층(450)을 포함하는 반도체 기판(320)을 금속물질 형성 장비에 로딩한 후, 소스물질를 주입하여 재성장한 에피택셜 실리콘층(450) 상에 제1 금속막(도시하지 않음)을 형성한다. 다음에 급속열처리 공정을 진행하여 재성장한 에피택셜 실리콘층(450)과 인접한 계면에 금속 실리사이드층(460)을 형성한다. 여기서 제1 금속막은 티타늄(Ti), 코발트(Co), 몰리브덴(Mo) 및 니켈(Ni) 가운데 하나를 이용하여 형성할 수 있으며, 본 발명의 실시예에서는 티타늄(Ti)막을 이용하기로 한다. 또한, 급속열처리 공정은 750-800℃의 온도에서 10-30초 동안 실시한다. 그러면, 티타늄(Ti)막이 재성장한 에피택셜 실리콘층(450)과 반응하여 에피택셜 실리콘층(450) 계면에 티타늄실리사이드(TiSi2)막이 형성된다. 여기서 상기 제1 금속막은 화학적 기상증착방법(CVD) 또는 물리적 기상증착방법(PVD) 가운데 하나를 이용하여 형성할 수 있다.
다음에 도 8을 참조하면, 상기 금속 실리사이드층(460) 위에 확산방지막(470)을 형성한다. 여기서 확산방지막(470)은 후속 공정에서 컨택홀(410)을 매립하는 금속층으로써 텅스텐(W)막을 형성할 경우, 소스가스인 육불화텅스텐(WF2) 가스가 게이트 스택(370) 및 금속 실리사이드막(460) 내부로 침투하는 것을 방지하는 역할을 한다. 이때, 확산방지막(470)으로는 질화막, 예를 들어 티타늄질화막(TiN) 또는 텅스텐질화막(WN)을 이용할 수 있다.
다음에 도 9를 참조하면, 재성장한 에피택셜 실리콘층(450) 및 금속 실리사 이드막(460)을 제외한 나머지 컨택홀(410) 영역이 매립되도록 상기 확산방지막(470) 위에 금속층으로써 텅스텐(W)막(480)을 형성한다. 그리고 텅스텐(W)막(480)을 포함하는 반도체 기판(320)에 컨택플러그 분리공정, 예를 들어 에치백(etch back) 또는 화학적 기계적 평탄화(CMP; Chemical mechanical polishing)공정을 진행한다. 그러면 게이트 스택(370)의 하드마스크막 패턴(360)에서 에치백 또는 화학적 기계적 평탄화공정이 정지하면서, 재성장한 에피택셜 실리콘층(450), 금속 실리사이드층(460), 확산방지막(470) 및 텅스텐(W)막(480)을 포함하는 컨택플러그(490)를 형성한다.
본 발명에 따른 컨택플러그(490)는 컨택영역 내의 에피택셜 실리콘층(450) 뿐만 아니라 자체 비저항이 매우 낮은 금속, 예를 들어 대략 20μΩ-㎝의 비저항을 갖는 텅스텐(W)막(480)과 대략 10-30μΩ-㎝의 비저항을 갖는 금속 실리사이드층(460)을 컨택플러그용 물질로 이용하면서, 종래 기술에서 컨택플러그용 물질로 이용하였던 폴리실리콘뿐만 아니라 에피택셜 실리콘으로만 구성된 구조보다 더 낮은 컨택저항을 보여줄 수 있다.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
먼저 도 2 내지 도 6에 도시한 바와 같이, 게이트 스택(370)을 포함하는 반도체 기판(320)의 소정 영역이 노출되는 컨택홀(410)을 소정 깊이만큼 매립하도록 상기 컨택홀(410) 내의 반도체 기판(320) 상에 에피택셜 실리콘층(520)을 형성한다.
이를 간략히 상술하면, 먼저 게이트 스택(370)을 포함하는 반도체 기판(320) 상에 상기 반도체 기판(320)의 소정 영역을 노출시키는 컨택홀(410)을 형성한다. 다음에 반도체 기판(320) 전면에 컨택홀(410) 내부에 남아있을 수 있는 부산물 등을 제거하고, 후속 공정에서 에피택셜 실리콘층이 잘 성장될 수 있도록 전처리(precleaning) 세정을 실시하고, 상기 컨택홀(410)을 포함하는 반도체 기판(320) 전면에 에피택셜 실리콘층(420)과 비정질 실리콘층(430)이 적층되어 있는 구조의 고상 에피택시 실리콘층(440)을 형성한다.
다음에 습식식각 또는 건식식각을 이용하여 비정질 실리콘층(430)을 제거한다. 이 경우, 비정질 실리콘층(430)을 일정 두께로 남길 수 있으며, 비정질 실리콘층(430)과 인접하여 위치하는 에피택셜 실리콘층(420)을 포함하여 450-550Å의 두께로 남기도록 한다. 그리고 반도체 기판(320) 전면에 저온, 예를 들어 550-650℃의 온도에서 30분-10시간 동안 열공정을 진행하여 식각을 진행하고 남아 있는 에피택셜 실리콘층(420) 및 상기 식각공정에서 제거되지 않고 남아있는 비정질 실리콘층(430)을 완전한 에피택셜 실리콘층(520)으로 재성장시킨다. 그리고 에피택셜 실리콘층(520) 표면에 전처리(precleaning) 세정을 실시한다.
다음에 도 10을 참조하면, 재성장한 에피택셜 실리콘층(520)을 포함하는 반도체 기판(320) 전면에 금속층(530)을 형성한다. 여기서 금속층(530)은 티타늄(Ti)막 또는 텅스텐(W)막 가운데 하나를 이용하여 화학적 기상증착(CVD)방법 또는 물리적 기상증착(PVD)방법을 통해 형성할 수 있다.
다음에 도 11을 참조하면, 금속층(530)을 포함하는 반도체 기판(320)에 급속 열처리공정을 실시한다. 그러면 재성장한 에피택셜 실리콘층(520)이 인접한 금속층(530)과 반응하여 상기 재성장한 에피택셜 실리콘층(520) 계면에 금속 실리사이드층(540), 예를 들어 티타늄실리사이드(TiSix)막 또는 텅스텐실리사이드(WSix)막이 형성된다. 이때, 급속열처리 공정은 750-850℃의 온도에서 10-30초 동안 실시한다.
다음에 도 12를 참조하면, 반도체 기판(320)에 컨택플러그 분리공정, 예를 들어 에치백(etch back) 또는 화학적 기계적 평탄화(CMP; Chemical mechanical polishing)공정을 진행하여 금속층(530), 금속 실리사이드층(540) 및 재성장한 에피택셜 실리콘층(520)을 포함하는 컨택플러그(550)를 형성한다.
한편, 상술한 실시예와는 달리, 에피택셜 실리콘 재성장 열공정을 맨 나중에 진행할 경우에는 여러 가지 문제가 발생할 수 있다. 이를 도 14를 이용하여 설명하기로 한다.
도 13은 에피택셜 실리콘 재성장 열공정의 진행 순서에 따라 발생하는 문제점을 설명하기 위해 나타내보인 도면이다.
도 13을 참조하면, 컨택홀 내부에 에피택셜 실리콘층(도시하지 않음) 및 비정질 실리콘층(도시하지 않음)이 적층되어 있는 고상 에피택시 실리콘층을 형성하고, 식각 공정을 통해 비정질 실리콘층을 제거한 후, 에피택셜 실리콘층 위에 금속 실리사이드층(460)을 형성한다. 다음에 금속 실리사이드층(460)을 포함하는 반도체 기판(320)상에 컨택홀의 나머지 높이를 매립하도록 금속층, 예를 들어 텅스텐(W)막(480)을 형성한다.
이러한 텅스텐(W)막(480)을 형성한 후에, 상술한 에피택셜 실리콘 재성장 열 공정을 진행하면, 재성장한 에피택셜 실리콘층(450)과 금속실리사이드층(460) 사이에 폴리실리콘층(500)이 형성되고, 텅스텐(W)막(480) 상에 심(Seam)(510)이 형성된다. 이와 같은 텅스텐(W)막(480) 상에 형성된 심(Seam)(510)은 후속 컨택플러그 분리를 위한 공정을 진행한 뒤에도 남아 있을 수 있고, 이렇게 남아 있는 심(Seam)(510)은 후속 비트라인 및 스토리지노드 컨택 공정의 진행을 매우 어렵게 하는 문제가 있다. 이에 따라 텅스텐(W)막(480) 내부에 형성된 심(seam)(510)을 제거해야 하는데, 이 경우 공정 단계가 추가되어 복잡해지고, 상기 심(seam)(510)이 완전하게 제거되지 않는 문제가 발생한다. 따라서 본 발명에 따른 반도체 소자 및 그 제조방법에서는, 에피택셜 실리콘 재성장 열공정을 컨택홀(410) 내부에 고상 에피택시(SPE) 실리콘층(440)을 형성한 후, 식각 공정에 의해 비정질 실리콘층(430)을 제거한 후 진행한다.
한편, 상술한 본 발명의 실시예에 따라 제조된 컨택플러그(490, 550)는 컨택영역 내의 에피택셜 실리콘층(450, 520) 뿐만 아니라 자체 비저항이 매우 낮은 금속, 예를 들어 텅스텐(W)막(480, 550)과 금속 실리사이드층(460, 540)을 컨택플러그용 물질로 이용하면서, 종래 기술에서 컨택플러그용 물질로 이용하였던 폴리실리콘뿐만 아니라 에피택셜 실리콘으로만 구성된 구조보다 컨택저항이 더 낮고, 이에 따라 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 의하면, 폴리실리콘을 대체한 에피택셜 실리콘과 금속 물질로 컨택플러그를 형성하여 반도체 소자의 컨택저항을 감소시키고, 신뢰성 및 수율을 향상시킬 수 있다.
Claims (19)
- 반도체 기판 상에 게이트스택을 형성하는 단계;상기 게이트스택을 포함하는 반도체 기판의 소정 영역을 노출시키는 컨택홀을 형성하는 단계;상기 컨택홀을 소정 높이만큼 매립하도록 상기 컨택홀 내의 반도체 기판 상에 실리콘층을 형성하는 단계;상기 컨택홀 내의 실리콘층을 제외한 나머지 높이가 매립되도록 상기 실리콘층 상에 금속층을 형성하는 단계;상기 금속층에 열처리 공정을 진행하여 상기 실리콘층과 인접하는 영역에 금속 실리사이드층을 형성하는 단계; 및상기 게이트 스택이 분리되도록 상기 금속층을 평탄화하는 단계를 포함하는 반도체 소자의 제조방법.
- 반도체 기판 상에 게이트스택을 형성하는 단계;상기 게이트스택을 포함하는 반도체 기판의 소정 영역을 노출시키는 컨택홀을 형성하는 단계;상기 컨택홀을 소정 높이만큼 매립하도록 상기 컨택홀 내의 반도체 기판 상에 실리콘층을 형성하는 단계;상기 실리콘층 상에 금속 실리사이드층을 형성하는 단계;상기 금속 실리사이드층 상에 확산방지막을 형성하는 단계;상기 컨택홀 내의 나머지 높이가 매립되도록 상기 확산방지막 상에 금속층을 형성하는 단계; 및상기 게이트 스택이 분리되도록 상기 금속층을 평탄화하는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항 또는 제2항에 있어서,상기 실리콘층은, 에피택셜 실리콘(Si)층, 에피택셜 게르마늄(Ge)층 또는 에피택셜 실리콘게르마늄(SiGe)층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항 또는 제2항에 있어서,상기 실리콘층에는, 인(P), 비소(As) 및 보론(B)으로 이루어진 그룹에서 선택된 하나의 불순물이 1E19-1E21 atoms/㎤의 농도로 주입되어 있는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 실리콘층을 형성하는 단계는,상기 컨택홀을 포함하는 반도체 기판에 전처리를 수행하는 단계;상기 컨택홀을 포함하는 반도체 기판 전면에 에피택셜 실리콘층과 비정질 실리콘층이 적층된 고상 에피택시 실리콘을 형성하는 단계; 및상기 비정질 실리콘층을 제거하고 저온에서 열처리를 진행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서,상기 고상 에피택시 실리콘은, 사일렌(SiH4) 및 포스핀(PH3)의 혼합가스를 이용하여 500-700℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서,상기 전처리를 수행하는 단계에서는, 건식세정 또는 습식세정을 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제7항에 있어서,상기 건식세정은, 수소(H2) 또는 수소(H2)/질소(N2)의 혼합가스를 이용하는 플라즈마 공정 또는 저온의 열처리공정을 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제7항 또는 제8항에 있어서,상기 건식세정은 300-750℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서,상기 습식세정은 불화수소(HF)를 이용하여 상온-150℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서,상기 비정질 실리콘층을 제거하는 단계에서는, 건식 또는 습식식각을 이용하여 고상 에피택셜 실리콘층을 450-550Å의 두께로 남기는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서,상기 저온에서 열처리를 진행하는 단계는, 550-650℃의 온도에서 30분-10시간 동안 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 실리콘층을 형성한 후, 상기 실리콘층 상에 금속층을 형성하기 전에 건식 또는 습식세정을 이용하여 전처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서,상기 실리콘층을 형성한 후, 상기 실리콘층 상에 금속실리사이드층을 형성하기 전에 건식 또는 습식세정을 이용하여 전처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 금속층과 상기 금속실리사이드층은 동일한 금속물질로 이루어지며, 상기 금속물질은 티타늄(Ti) 또는 텅스텐(W) 가운데 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서,상기 금속층과 금속실리사이드층은 서로 다른 금속물질로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항 또는 제16항에 있어서, 상기 실리콘층 상에 금속실리사이드층을 형성하는 단계는,상기 실리콘층 상에 제1 금속막을 형성하는 단계;상기 제1 금속막을 포함하는 반도체 기판에 급속열처리를 진행하여 상기 실리콘층 상에 금속실리사이드층을 형성하는 단계; 및상기 실리콘층과 반응하지 않은 제1 금속막을 제거하는 단계를 포함하고,상기 금속층을 형성하는 단계는,상기 확산방지막 상에 제2 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제17항에 있어서,상기 제1 금속막은 티타늄(Ti), 코발트(Co), 몰리브덴(Mo) 또는 니켈(Ni) 가운데 하나를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서,상기 확산방지막은 티타늄질화막(TiN) 또는 텅스텐질화막(WN) 가운데 하나를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020050090118A KR20070035362A (ko) | 2005-09-27 | 2005-09-27 | 반도체 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050090118A KR20070035362A (ko) | 2005-09-27 | 2005-09-27 | 반도체 소자 및 그 제조방법 |
Publications (1)
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