KR100733428B1 - 반도체 소자의 콘택 제조 방법 - Google Patents
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Abstract
본 발명은 콘택 형성시 콘택저항 증가를 방지하는데 적합한 반도체 소자의 콘택 제조 방법을 위한 것으로, 반도체 기판 상에 스페이서를 부착한 다수의 게이트 전극 패턴을 형성하는 단계; 상기 게이트 패턴 사이에 랜딩 플러그 콘택을 형성하는 단계; 및 상기 랜딩 플러그 콘택에 선택적에피텍셜성장 실리콘과 금속 물질을 형성하는 단계를 포함한다.
Solid Phase Epitaxy, 랜딩플러그콘택, 에피텍셜실리콘, 재성장, 콘택저항
Description
도 1은 종래 기술에 따른 반도체 소자의 콘택 제조 방법을 도시한 공정 단면도,
도 2는 콘택에 SPE를 증착한 TEM 사진,
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자의 콘택 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 게이트 전극 패턴 34 : 게이트 스페이서
35 : 소스/드레인 접합 36 : 랜딩 플러그 콘택
37 : 에피텍셜실리콘 38 : 금속 물질
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택 제조 방법에 관한 것이다.
반도체 소자가 점점 소형화, 고집적화되면서 콘택 면적이 점점 감소함에 따라 콘택 저항(contact resistance)의 증가, 동작 전류(drive current)의 감소 및 트랜지스터의 워드라인 불량, 그리고 소자의 수율 감소 현상이 나타나고 있다.
이런 상황에서 소자의 콘택저항을 낮추고 동작 전류를 향상시키고자, 실리콘 기판 정션 부분의 도펀트 농도를 높이거나 현재 사용중인 콘택 폴리실리콘 내의 도펀트인 인(phosphorus) 농도를 높이는 방법을 사용중이다. 여기서 폴리실리콘은 배치 타입(batch type) 퍼니스(furnace)에서 증착되는 폴리실리콘(500℃∼600℃, SiH4/Ph3 가스 사용, 인 농도 0.1e20atoms/cm3∼0.3e20atoms/cm3)이다. 그러나, 이와 같이 정션(junction)의 도펀트나 폴리실리콘 내의 도핑 농도를 높이면 오히려 소자의 리프레시(tREF, refresh) 특성을 저하시키는 경향이 있는 것으로 알려지고 있으며, 또한 폴리-실리콘을 증착시 대기압 하에서 퍼니스에 로딩(loading)될 때, 존재하는 산소 농도(수십 ppm)에 의해 폴리-실리콘과 실리콘 기판 사이 계면에 미세 산화막이 형성되고 있는 것이 확인 및 보고되고 있어 이것이 소자의 콘택저항을 증가시키는 한 원인이 되고 있다. 이러한 폴리실리콘을 이용한 콘택 형성 방법에서의 문제점은 앞으로 반도체 소자가 계속 고집적화 되는 추세에 따라 콘택저항을 낮추고 소자의 특성을 향상시키기 어려운 상황이다.
도 1은 종래 기술에 따른 반도체 소자의 콘택 제조 방법을 도시한 공정 단면도이다.
도 1에 도시된 바와 같이, 소자분리막(12)이 형성된 반도체 기판(11) 상에 스페이서(14)를 갖는 다수의 게이트 패턴(13)을 형성한다. 소스/드레인 영역(15)을 형성하기 위한 이온주입공정(도시하지 않음)이 진행되고, 게이트 패턴(13) 사이의 콘택에 에피텍셜실리콘(16)을 성장시킨다.
이상과 같은 문제점들을 극복하고, 소자의 콘택저항을 낮출 뿐만 아니라 소자 특성을 향상시키고자 개발되고 있는 것이 에피텍셜실리콘(epitaxial Si)이며, SEG(selective epitaxial growth) 외에 기존 반도체 소자 제조 공정에 그대로 적용하면서 저온 증착이 가능하고 저농도의 도핑 농도로도 충분히 기존 폴리실리콘의 문제점을 극복할 수 있는 것으로서 SPE(solid phase epitaxy)가 있다. 초기 SPE는 SiH4/PH3 가스를 사용하여 500℃∼650℃ 범위의 온도에서 인 도핑은 비교적 낮은 1e19∼1e20atoms/cm3의 농도를 갖는 비정질실리콘(amorphous Si)으로 형성된다. 이렇게 초기 증착된 SPE는 바로 이어 비교적 저온에서의 열공정(550℃∼650℃, 10시간∼30분, 질소분위기)을 진행하면 기판 계면에서부터 에피텍셜실리콘이 콘택 상부 영역으로 재성장(regrowth)하게 된다. 폴리실리콘의 경우 콘택저항을 낮추기 위해 인농도를 높여야하나 이는 소자의 리프레시 특성을 열화시키고 있다. 이를 극복하기 위해 사용되는 에피텍셜실리콘에서는 계면특성이 향상되기 때문에 인을 저농도로 도핑해도 콘택저항을 낮게 유지할 수 있다. 그러나 소자가 sub 100nm 수준으로 더욱 고집적화됨에 따라 더욱 낮은 콘택저항을 유지해야하므로 에피텍셜실리콘도 물질 자체의 비저항 측면에서 한계가 있기 때문에 에피텍셜실리콘에 1e20atoms/cm3 수준으로 도핑하더라도 1e-3mΩ-cm 정도의 비저항 값을 보이며 이보다 낮추기는 곤란하다. 따라서 sub 100nm 또는 그 보다 작은 차세대 반도체 소자에서는 에피텍셜실리콘을 적용시의 콘택저항보다 더 낮은 콘택저항을 필요로 하며 아울러 소자의 신뢰성 및 수율도 충분히 확보할 필요가 있다.
상술한 것처럼, 종래 기술에서 콘택을 형성하기 위한 콘택저항이 증가하는 이유는 폴리실리콘과 반도체 기판 사이의 계면에 미세 산화막이 형성되기 때문이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 콘택 형성시 콘택저항 증가를 방지하는데 적합한 반도체 소자의 콘택 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 콘택 제조 방법은 반도체 기판 상에 스페이서를 부착한 다수의 게이트 패턴을 형성하는 단계, 상기 게이트 패턴 사이에 랜딩 플러그 콘택을 형성하는 단계, 및 상기 랜딩 플러그 콘택에 선택적에피텍셜성 장 실리콘과 금속 물질을 차례로 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 콘택 영역에 SPE(Solid Phase epitaxy)를 이용하여 에피텍셜실리콘을 형성한 TEM사진이다.
SPE는 고온의 인-시튜 H2-bake 공정 없이도 싱글 타입 CVD 장비로 610℃에서 220초 동안 증착하는데, 반도체 기판에 형성된 게이트 전극(c) 사이의 계면 위에는 에피텍셜실리콘(a)이 일부 성장되었고, 그 위에는 비정질 실리콘(b)이 증착된 것을 알 수 있다. 이 후, 저온에서의 열공정(550℃∼650℃, 10시간∼30분)을 거치면 기판 계면 위에 이미 성장되어 있던 에피텍셜실리콘(a)으로부터 상부의 비정질 실리콘(b) 영역으로 에피텍셜실리콘(a)이 재성장하기 되어 콘택 영역을 에피텍셜실리콘(a)으로 채우게 되는 것이다. 그러나, 이 SPE도 하부 에피텍셜실리콘(a) 위에는 비정질 실리콘(b)이 있으므로, SPE/금속물질 콘택을 형성하기 위해서는 상부 비정질 실리콘(b)을 제거해야하는 문제가 있다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자의 콘택 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31) 상에 STI(Shallow Trench Isolation) 공정을 통하여 소자분리막(32)을 형성한 후, 다수의 게이트 패턴(33)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 게이트 패턴(32)의 양 측면에 게이트스페이서(34)를 형성한다. 그 후, 게이트 패턴(34)에 이온주입 공정을 진행하여 소스/드레인 접합(35) 영역을 형성하고 랜딩 플러그 마스크(Landing Plug Contact; LPC)(도시하지 않음)를 이용하여 영역에 랜딩 플러그 콘택(36)을 형성한다. 그리고나서, 콘택 물질을 형성하기 전처리 공정으로 습식세정 또는 건식세정을 진행한다. 습식세정은 HF-last 세정으로, 건식세정은 수소 또는 수소/질소의 혼합가스가 사용된 플라즈마 공정으로 25℃∼400℃의 범위에서 진행한다.
계속해서 도 3c에 도시된 바와 같이, 랜딩 플러그 콘택(36) 형성 후 전처리 (Pretreatment)공정 및 랜딩 플러그로 사용될 제 1콘택 물질(37)과 제 2콘택 물질(38)을 차례로 증착한다. 이 콘택 물질들은 LPCVD(Pow Pressure CVD), VLPCVD(Very Low Pressure CVD), PECVD(Plasma Enhanced CVD), UHVCVD(Ultra High Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD), MBE(Molecular Beam Epitaxy)의 그룹에서 선택된 어느 한 장비에서 형성된다.
이와 같은 장비에서 형성된 제 1콘택 물질(37)은 에피텍셜실리콘이고, 제 2콘택 물질(38)은 금속 물질로서, 소자의 콘택 저항을 더욱 낮추는 역할을 한다. 이 경우, 금속 자체의 비저항이 실리콘에 비해 1000배 정도 낮기 때문에 저항 측면에서 매우 유리하다. 만약, 플러그 물질로 금속만을 사용할 경우, 금속 원자가 직접 엑티브 실리콘에 접촉함으로써 생기는 오염 및 불순물(deep level impurity)로 인 한 문제는, 엑티브 실리콘 위에 일정 두께의 에피텍셜실리콘을 성장시킨 후 금속 물질을 형성하여 금속과 에피텍셜실리콘으로서 SEG를 적은 두께로 적용하면 바로 그 위에 금속 물질을 증착함으로써 쉽게 에피텍셜실리콘/금속물질 콘택을 형성할 수 있다. 그러나, SEG는 성장 전 고온의 인-시튜(in-situ)에서 H2-bake, 850℃, 2min의 조건으로 전처리 공정 및 고온에서의 SEG 성장(800℃)을 거치므로 이러한 고온 써멀(thermal)은 소자의 채널 및 접합(junction) 내의 도펀트 확산을 가지고 있다. 따라서, 본 실시예에서는 SEG와 같은 고온 공정을 거치지 않고 저온에서도 충분에 에피텍셜실리콘을 구현하는 SPE(solid phase epitaxy)를 이용하여 에피텍셜실리콘과 금속 물질의 적층 콘택을 형성하는 것이다.
한편, 제 1콘택 물질(37)로 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe)의 그룹에서 선택된 어느 한 물질이 사용될 수 있고 제 1콘택 물질(37) 형성 공정시 HCl 가스를 추가하여 선택성(selectivity)있는 에피텍셜실리콘으로 형성할 수 있다. 또한, 제 1콘택 물질(37)은 인(P) 또는 비소(As)가 도핑되고, 이 때 도펀트의 도핑 농도는 1e18atoms/cm3∼1e21atoms/cm3의 범위를 갖는다. 제 1콘택 물질(37)의 두께는 100Å∼1000Å이고, 400℃∼700℃의 온도로 형성된다.
이어서, 제 1콘택 물질(37)의 표면을 습식세정 또는 건식세정으로 전처리 과정을 진행하고, 제 2콘택 물질(38)을 형성한다. 이 때, 제 2콘택 물질(38)은 Ti, TiN, Ni, Co, W의 그룹에서 선택된 어느 하나의 금속 물질로, 화학기상증착(CVD) 또는 물리적기상증착(PVD)와 같은 방법을 이용하여 형성한다.
그리고 제 2콘택 물질(38)은 각기 다른 금속으로 2중 증착하는 것도 가능하며, 셀 영역의 콘택을 채우기 위해 제 2콘택 물질(38) 중 Ti 또는 TiN을 먼저 형성하고, 주변회로영역의 콘택을 채우기 위해 제 2콘택 물질(38) 중 나중에 텅스텐을 형성한다.
도 3d에 도시된 바와 같이, 후속 에치백 및 화학기계연마로 콘택 플러그 공정을 완성한 후, 계속하여 후속 공정을 진행하여 반도체 소자를 형성한다.
본 실시예에서, SPE는 고온의 인시튜 H2-bake 공정 없이 as-deposited 상태에서도 이미 반도체 기판위에 형성된 얇은 두께의 선택적 에피텍셜실리콘만을 사용하는 저온 공정이라는 점과, SPE 재성장(regrowth)를 위한 후속 열공정(550℃∼650℃, 10시간∼30분)을 진행할 필요가 없다. 그리고 DRAM의 셀(Cell)과 주변회로영역(Peri) 콘택 충진을 한꺼번에 할 수 있다는 것으로 셀은 티타늄실리사이드(Ti silicide)/티타늄나이트라이드(TiN), 주변회로영역은 티타늄실리사이드(Ti silicide)/티타늄나이트라이드(TiN)/텅스텐(W)으로 충진된다.
즉, 먼저 Ti/TiN을 증착하면 셀에는 콘택 사이즈가 작으므로 Ti/TiN으로 채워지지만, 주변회로영역에는 Ti/TiN으로 채워지지 않으므로 다시 주변회로영역 충진을 위해 텅스텐(W)을 증착한다. 이 후 텅스텐 에치백(etchback) 및 화학적기계연마(Chemical Mechanical Polishing; CMP)를 진행하면 셀은 물론 주변회로영역까지 금속 물질로 채울 수 있다는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 반도체 소자의 콘택 영역에 에피텍셜실리콘과 금속물질을 적층하여 형성하므로써, 소자의 콘택저항을 낮춰 소자의 신뢰성 및 소자 수율을 향상시키는 효과가 있다.
Claims (19)
- 하부 도전층과 상부 도전층을 연결하기 위한 콘택이 SPE(solid phase epitaxy) 실리콘과 금속 물질이 적층된 이중 구조를 갖는 반도체 소자.
- 제 1항에 있어서,상기 금속 물질은 Ti, TiN, Ni, Co, W의 그룹에서 선택된 어느 한 물질을 사용하는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 금속 물질은 서로 다른 재질의 금속이 적층된 다층 구조인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 SPE 실리콘은 불순물 도핑되는 것을 특징으로 하는 반도체 소자.
- 제 4항에 있어서,상기 불순물은 인 또는 비소인 것을 특징으로 하는 반도체 소자.
- 제 5항에 있어서,상기 불순물은 1e18atoms/cm3∼1e21atoms/cm3의 농도로 도핑되는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 금속 물질은 화학적기상증착 또는 물리적기상증착으로 형성하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 스페이서를 부착한 다수의 게이트 전극 패턴을 형성하는 단계;상기 게이트 패턴 사이에 랜딩 플러그 콘택을 형성하는 단계; 및상기 랜딩 플러그 콘택에 SPE(solid phase epitaxy) 실리콘과 금속 물질을 차례로 형성하는 단계를 특징으로 하는 반도체 소자 제조 방법.
- 제 8항에 있어서,상기 금속 물질은 Ti, TiN, Ni, Co, W 의 그룹에서 선택된 어느 하나의 물질을 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 8항에 있어서,상기 금속 물질은 서로 다른 재질의 금속이 적층된 다층 구조인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 8항에 있어서,상기 제 2콘택 물질은 화학적기상증착, 물리적기상증착에서 선택된 어느 한 방법으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 8항에 있어서,상기 SPE 실리콘은 실리콘, 게르마늄, 실리콘게르마늄의 물질로 대체 가능한 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 8항에 있어서,상기 SPE 실리콘은 100Å∼1000Å의 두께, 400℃∼700℃의 온도로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 8항에 있어서,상기 SPE 실리콘은 불순물로 도핑되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 14항에 있어서,상기 불순물은 인 또는 비소인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 14항에 있어서,상기 불순물은 1e18atoms/cm3∼1e21atoms/cm3의 농도로 도핑되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 8항에 있어서,상기 SPE 실리콘은 형성 과정에서 HCl 가스를 추가하여 선택적으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 8항에 있어서,상기 SPE 실리콘은 형성 전 고온의 인시튜 H2-bake 공정을 진행하는 것과 진행하지 않는 것 모두 가능한 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 8항에 있어서,상기 SPE 실리콘 및 금속 물질은 LPCVD, VLPCVD, PECVD, UHVCVD, APCVD, MBE의 그룹에서 선택된 어느 한 장치에서 형성 가능한 것을 특징으로 하는 반도체 소자 제조 방법.
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