KR20030059444A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 SEG 공정을 적용한 콘택형성시 공정을 단순화시키고 SAC 패일 가능성을 감소시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명은 상부에 하드 마스크가 적층된 하부 도전막이 형성된 반도체 기판을 준비하는 단계; 하드 마스크 및 하부 도전막의 측벽에 절연막의 스페이서를 형성하는 단계; 스페이서 사이의 노출된 기판 상에 SEG 패드를 형성하는 단계; 기판의 토폴로지가 유지되도록 기판 전면 상에 제 1 절연막 및 제 2 절연막을 순차적으로 형성하는 단계; 제 1 절연막 상에 제 2 절연막을 형성하는 단계; 제 1 절연막을 식각 배리어로하여 SAC 공정을 수행하여 제 2 절연막을 식각하는 단계; 제 1 절연막을 제거하여 상기 SEG 패드를 노출시키는 콘택홀을 형성하는 단계; 및 SEG 패드와 콘택하는 도전막의 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법에 의해 달성될 수 있다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 공정을 적용한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 의해 패턴이 점점 더 미세화되면서 콘택면적이 극도로 감소됨에 따라 충분한 콘택저항을 확보하는 것이 중요하다. 따라서, 서로 다른 층의 도전막을 서로 연결하여 주기 위한 콘택형성시, 충분한 콘택저항을 확보하기 위하여, 콘택 부분에만 선택적으로 실리콘을 성장시켜 소정의 콘택패드를 형성하는 SEG 공정을 적용하고 있다. 또한, 이러한 SEG 공정을 적용하는 소자는 집적도가 높기 때문에, 콘택 사이의 충분한 오버랩 마진을 확보하기 위하여, 자기정렬콘택(Self Align Contact; SAC) 공정을 적용한다.
그러나, SEG 공정을 적용할 경우에는 그 공정온도가 매우 높기 때문에, 주변회로 부분의 트랜지스터 공정을 SEG 공정 이후에 수행해야 한다. 이에 따라, SEG 공정을 수행한 후, 층간절연막을 주변회로 부분이 오픈되도록 습식식각 등의 공정으로 제거해야 하므로 공정이 복잡해진다. 또한, SAC 공정은 오버랩 마진을 확보할 수는 있지만, 단차비(aspect ratio)가 큰 경우에는 충분한 식각마진 확보가 어렵고 식각 과정에서 기판손실 등의 문제가 유발되는 등 SAC 패일 가능성이 높아진다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, SEG 공정을 적용한 콘택형성시 공정을 단순화시키고 SAC 패일 가능성을 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 SEG 공정을 적용한 반도체 소자의 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 필드 절연막
12 : 하부 도전막 13 : 하드 마스크
14 : 스페이서 15 : SEG 패드
16, 17 : 절연막 18A : 플러그
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 상부에 하드 마스크가 적층된 하부 도전막이 형성된 반도체 기판을 준비하는 단계; 하드 마스크 및 하부 도전막의 측벽에 절연막의 스페이서를 형성하는 단계; 스페이서 사이의 노출된 기판 상에 SEG 패드를 형성하는 단계; 기판의 토폴로지가 유지되도록 기판 전면 상에 제 1 절연막 및 제 2 절연막을 순차적으로 형성하는 단계; 제 1 절연막을 식각 배리어로하여 SAC 공정을 수행하여 제 2 절연막을 식각하는 단계; 제 1 절연막을 제거하여 상기 SEG 패드를 노출시키는 콘택홀을 형성하는 단계; 및 SEG 패드와 콘택하는 도전막의 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
여기서, 스페이서는 질화막, Ta2O5막, 및 Al2O3막 중 선택되는 하나의 막 또는 도핑되지 않은 산화막으로 형성하고, SEG 패드를 형성하기 전에 상기 기판을 건식 세정한다. 또한, 제 1 절연막은 질화막, Ta2O5막, 및 Al2O3막 중 선택되는 하나의 막으로 형성하고, SAC 공정은 주요 식각개스로서 C4F8, C5F8, C4F6, C3F8 등의 개스를 이용하고, 첨가개스로서 CH2F2, CHF3, CH3F 등의 개스를 사용하여 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 SEG 공정을 적용한 반도체 소자의 제조방법을 설명하기 위한 단면도로서, 소자의 셀영역만을 도시하고 있다.
도 1a를 참조하면, 필드 절연막(11)이 형성된 반도체 기판(10) 상에 제 1 도전막을 형성하고, 그 상부에 제 1 절연막으로 이루어진 하드 마스크(13)를 형성한다. 바람직하게, 제 1 도전막은 도핑된 폴리실리콘(doped Poly-Si)막, W막, 텅스WSi막, 및 Al막 중 선택되는 하나의 막 또는 이들 막의 조합으로 이루어진 막으로 형성한다. 제 1 절연막은 질화막, Ta2O5막, 및 Al2O3막 중 선택되는 하나의 막 또는 이들 막과 도핑된 산화막 또는 도핑되지 않은 산화막과의 적층막으로 형성한다.
그 다음, 하드 마스크(13)를 이용하여 제 1 도전막을 패터닝하여 하부 도전막(12)을 형성하고, 기판 전면 상에 제 2 절연막을 증착한다. 제 2 절연막은 질화막, Ta2O5막, 및 Al2O3막 중 선택되는 하나의 막으로 형성하거나, 이후 형성되는 SEG 패드와 하부 도전막 사이의 절연특성을 향상시키기 위하여 도핑되지 않은 산화막으로 형성한다. 그 후, 제 2 절연막을 식각하여 하부 도전막(12) 및 하드 마스크(13) 측벽에 스페이서(14)를 형성한다.
도 1b를 참조하면, SEG 공정을 수행하여 스페이서(14) 사이의 노출된 기판(10) 상에 SEG 패드(15)를 형성한다. 이때, SEG 공정을 수행하기 전에, SEG 패드(15)와 기판(10) 사이의 저항을 낮추기 위하여 건식 세정(dry cleaning) 공정을 실시한다. 그 후, 도시되지는 않았지만, 주변회로 부분의 트랜지스터 공정을 수행한다음, 기판 전면 상에 기판의 토폴로지가 유지되도록 제 3 절연막(16)을 증착하고, 그 상부에 층간절연막으로서 제 4 절연막(17)을 두껍게 증착한다. 여기서, 제 3 절연막(16)은 이후 SAC 공정시 식각 배리어로서 작용할 뿐만 아니라, 필드 절연막(11)에 대한 배리어로서도 작용하도록, 질화막, Ta2O5막, 및 Al2O3막 중 선택되는 하나의 막으로 형성한다.
도 1c를 참조하면, 화학기계연마(Chemical Mechanical Polishing; CMP)를 이용하여 제 4 절연막(17)을 식각하여 표면을 평탄화한 후, 제 4 절연막(17) 상에 LPC(Landing Plug Poly) 용 마스크(미도시)를 형성한다. 그 다음, 제 3 절연막(16)을 식각배리어로하여 SAC 공정을 수행하여 제 4 절연막(17)을 식각한다. 여기서, SAC 공정은 ICP형 또는 전자석이나 영구자석을 이용하는 MERIE 방식의 챔버를 사용하고, 제 4 절연막(14)과 제 3 절연막(13)의 높은 식각 선택비를 얻을 수 있도록, 주요 식각개스로서 폴리머가 많이 발생되는 C4F8, C5F8, C4F6, C3F8 등의 개스를 이용하여 수행한다. 이때, 더욱더 높은 식각 선택비를 얻기 위하여, 첨가개스로서 CH2F2, CHF3, CH3F 등의 개스를 사용한다. 그 다음, 인-시튜(in-situ)로 제 3 절연막(16)을 식각하여 SEG 패드(15)를 노출시키는 콘택홀을 형성한다. 이때, SAC 공정시 형성된 폴리머를 제거하기 위하여 O2 플라즈마를 이용한다. 그리고 나서, 공지된 방법으로 상기 마스크를 제거하고, 상기 콘택홀에 매립되도록 기판 전면 상에 제 2 도전막(18)을 증착한다. 제 2 도전막(18)은 폴리실리콘막 또는 텅스텐막으로 형성하거나, 이들 막의 혼합막으로 형성한다.
도 1d를 참조하면, CMP나 블랭킷 에치백(blanket etch back) 공정을 이용하여 제 2 도전막(18)을 전면 식각하여 SEG 패드(15)를 통하여 기판(10)과 콘택하는 플러그(18A)를 형성한다. 그 후, 도시되지는 않았지만 후속 공정을 수행한다.
상기 실시예에 의하면, SEG 공정 후 절연막의 형성전에 주변회로 영역의 트랜지스터 공정을 수행함으로써, 주변회로 영역에서 별도의 절연막 제거공정을 생략할 수 있다. 또한, SEG 패드를 통하여 기판과 콘택하도록 플러그를 형성함으로써 낮은 콘택저항을 확보할 수 있고, 단차비가 크더라도 SEG 패드에 의해 SAC 공정시 충분한 식각마진 확보가 용이해지며 SAC 패일 가능성이 감소된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 SEG를 적용한 반도체 소자의 제조시 공정수를 감소시키고, 단차비가 크더라도 SAC 공정시 패일 가능성을 감소시킬 수 있으므로, 생산성을 향상시킬 수 있다.

Claims (5)

  1. 상부에 하드 마스크가 적층된 하부 도전막이 형성된 반도체 기판을 준비하는 단계;
    상기 하드 마스크 및 하부 도전막의 측벽에 절연막의 스페이서를 형성하는 단계;
    상기 스페이서 사이의 노출된 기판 상에 SEG 패드를 형성하는 단계;
    상기 기판 전면 상에 제 1 절연막 및 제 2 절연막을 순차적으로 형성하는 단계;
    상기 제 1 절연막을 식각 배리어로하여 SAC 공정을 수행하여 제 2 절연막을 식각하는 단계;
    상기 제 1 절연막을 제거하여 상기 SEG 패드를 노출시키는 콘택홀을 형성하는 단계; 및
    상기 SEG 패드와 콘택하는 도전막의 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 스페이서는 질화막, Ta2O5막, 및 Al2O3막 중 선택되는 하나의 막 또는 도핑되지 않은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 SEG 패드를 형성하기 전에 상기 기판을 건식 세정하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 1 절연막은 질화막, Ta2O5막, 및 Al2O3막 중 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 SAC 공정은 주요 식각개스로서 C4F8, C5F8, C4F6, C3F8 등의 개스를 이용하고, 첨가개스로서 CH2F2, CHF3, CH3F 등의 개스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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KR101043734B1 (ko) * 2004-10-26 2011-06-24 주식회사 하이닉스반도체 반도체 소자 제조 방법
US7999294B2 (en) 2007-07-31 2011-08-16 Samsung Electronics Co., Ltd. Semiconductor device which may prevent electrical failures of contacts

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