KR100576462B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents

반도체 소자의 콘택홀 형성방법 Download PDF

Info

Publication number
KR100576462B1
KR100576462B1 KR1020030094568A KR20030094568A KR100576462B1 KR 100576462 B1 KR100576462 B1 KR 100576462B1 KR 1020030094568 A KR1020030094568 A KR 1020030094568A KR 20030094568 A KR20030094568 A KR 20030094568A KR 100576462 B1 KR100576462 B1 KR 100576462B1
Authority
KR
South Korea
Prior art keywords
contact hole
oxide film
forming
semiconductor device
apl
Prior art date
Application number
KR1020030094568A
Other languages
English (en)
Other versions
KR20050063199A (ko
Inventor
김찬배
김우진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030094568A priority Critical patent/KR100576462B1/ko
Publication of KR20050063199A publication Critical patent/KR20050063199A/ko
Application granted granted Critical
Publication of KR100576462B1 publication Critical patent/KR100576462B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics

Abstract

본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 본 발명에 따르면 APL (Advanced Planarization Layer) 산화막을 절연막으로 사용하여 콘택홀을 형성한 후 오존 (O3)을 이용한 표면처리를 수행하여 콘택홀의 측벽에 표면 산화막을 형성함으로써 후속 세정공정시 다공성인 APL 산화막의 마이크로 포어 (micropore)에 의한 콘택홀이 손실되는 것을 방지하여 후속의 콘택 플러그 간의 누설 전류가 발생하는 문제를 방지할 수 있다.

Description

반도체 소자의 콘택홀 형성방법{Manufacturing method for contact hole of semiconductor device}
도 1은 종래의 방법으로 APL 산화막을 이용하여 형성된 콘택홀의 단면 사진.
도 2a 내지 도 2f는 본 발명의 공정에 따른 콘택홀 형성방법을 순서에 따라 나타낸 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
10 : 반도체 기판 12 : 게이트 전극
14 : 하드마스크 절연막 16 : APL 산화막
18 : 감광막 20 : 표면 산화막
본 발명은 반도체 소자의 콘택홀 (contact hole) 형성방법에 관한 것으로, 보다 상세하게는 APL (Advanced Planarization Layer) 산화막을 절연막으로 사용하여 콘택홀을 형성할 때 다공성인 APL 산화막의 마이크로 포어 (micropore)에 의해 콘택홀의 측벽이 손실 (loss)되므로 APL 산화막이 콘택홀 형성을 위한 절연막으로서의 역할을 제대로 수행하지 못하는 문제를 해결할 수 있는 콘택홀 형성방법에 관한 것이다.
일반적으로 반도체 소자의 제조공정에서 도전층은 다층 구조로 형성되며, 도전층간에는 전기적 절연 및 평탄화를 위하여 층간절연막이 형성된다. 또한 도전층간의 접속은 층간절연막 사이에 형성되는 콘택홀을 통해 이루어진다.
그런데 반도체 소자가 고집적화 됨에 따라 패턴의 폭과 콘택홀의 크기가 미세해지기 때문에 도전층 패턴의 사이가 완전히 매립되도록 층간절연막을 형성하기 어려우며, 또한 콘택홀 형성시 불량이 증가하여 소자의 수율이 저하되는 실정이다.
특히, 상기 층간절연막으로 APL 산화막을 사용하는 경우, APL 산화막이 다공성 (porous)이기 때문에, 어닐링을 실시한다고 해도 표면 근처의 마이크로 포어만이 제거되고, 게이트 전극 사이의 마이크로 포어는 제거되지 않는다. 따라서, 콘택홀 형성후 플러그 폴리실리콘 증착 전에 자연 산화막 등을 제거하기 위해 사용하는 HF 또는 BOE (Buffered Oxide Etchant) 용액을 이용한 세정공정을 수행하여야 한다. 이때 APL 산화막의 다공성 영역에서 손실 (loss)이 발생하여 절연막의 역할을 제대로 수행하지 못하게 되는 문제가 있다.
도 1은 APL 산화막을 이용하여 종래의 공정으로 랜딩 플러그 콘택을 형성한 경우의 단면 사진인데, APL 산화막이 다공성이 하부 (bottom)영역에서 APL 손실이 발생한 것을 볼 수 있다.
상술한 바와 같이, 콘택홀 측벽에 손실이 발생하여 후속 공정에서 플러그 폴리실리콘 형성시 콘택 간 절연이 되지 않고 단락될 수 있으며 누설 전류가 발생하여 반도체 소자의 전기적 특성이 저하되는 문제가 있다.
상기한 종래기술의 문제점을 해결하기 위하여, 본 발명은 APL 산화막을 절연막으로 사용하여 콘택홀을 형성할 때 오존을 이용한 표면 산화막을 형성함으로써, 다공성인 APL 산화막의 마이크로 포어에 의해 APL이 손실되어 플러그 간의 누설이 발생하는 것을 방지할 수 있는 콘택홀 형성방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명에서는 APL 산화막을 절연막으로 사용하여 콘택홀을 형성한 후 오존 (O3)을 이용한 표면처리를 수행하여 표면 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법을 제공한다.
구체적으로, 본 발명에 따른 반도체 소자의 콘택홀 형성 방법은
반도체 기판 상에 게이트 전극을 형성하는 제1 단계와,
상기 게이트 전극을 포함하는 반도체 기판 전체 상부에 APL (Advanced Planarization Layer) 산화막을 이용한 층간절연막을 형성하는 제2 단계와,
상기 층간절연막을 평탄화하는 제3 단계와,
상기 층간절연막 상부에 감광막 패턴을 형성하는 제4 단계와,
상기 감광막 패턴을 식각 마스크로 하여 상기 층간절연막을 식각하여 게이트 전극 사이의 반도체 기판 표면을 노출시키는 콘택홀을 형성하는 제5 단계와,
상기 결과물의 전체 표면에 오존 (O3)을 이용한 표면처리를 수행하여 표면 산화막을 형성하는 제6 단계를 포함하는 것을 특징으로 한다.
이때 상기 층간절연막은 SiH4와 H2O2 가스 분위기 및 -10∼50℃ 온도에서 화학기상증착 (Chemical Vapor Deposition; CVD)방법으로 증착된 APL (Advanced Planarization Layer) 산화막이며, APL 산화막은 기판 표면으로부터 2000∼5000Å의 두께로 증착되는 것이 바람직하다.
한편, 상기 본 발명의 공정은 상기 제2 단계 이후, 제3 단계 전에 N2 또는 O2 가스 분위기의 500∼900℃의 로 (furnace)에서 20∼50분 동안 어닐링 (annealing)을 수행하는 단계를 더 포함할 수 있다.
상기 제3 단계의 평탄화는 연마 압력은 1∼10psi, 연마 테이블 속도는 10∼100rpm 정도의 화학적 기계적 연마 (CMP) 공정으로 수행되며, 상기 APL 산화막이 게이트 전극 상부로부터 0∼2000Å 정도의 두께가 될 때까지 연마한다.
상기 CMP 공정에서 사용하는 슬러리는, 50∼500nm 입자 크기를 갖는 콜로이달 (colloidal) 또는 퓸드 (fumed) 형태의 연마제가 전체 슬러리 중량에 대하여 0.5∼10중량% 농도로 포함되고, pH는 2∼13인 것을 사용하고, 상기 연마제는 SiO2, Al2O3 또는 CeO2이다.
상기 제5 단계의 식각은 C, F, O 또는 Ar을 이용한 플라즈마 방식으로 수행되고, 상기 제5 단계의 식각 이후 감광막 패턴은 O2 플라즈마를 사용하여 제거된다.
한편, 상기 제6 단계의 O3를 이용한 표면처리는 400∼900℃의 온도에서 수행되고, 형성되는 표면 산화막은 10∼50Å의 두께인 것이 바람직하다.
또한, 상기 제6 단계 이후에, 콘택홀의 내부를 HF 용액 또는 BOE 용액을 사용하여 습식 세정하는 단계를 더 포함할 수 있다.
이하 본 발명을 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 콘택 형성공정을 도시한 단면도이다.
먼저, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판 (10) 상에 폴리실리콘과 텅스텐 실리사이드 등의 실리사이드가 적층된 다수의 게이트 전극 (12)을 형성한다. 다음으로, 기판 (10)과 게이트 전극 (12)의 접촉 계면에 게이트 산화막 (미도시)을 형성하며, 게이트 전극 (12) 상에 후속의 자기 정렬 식각 등에 의한 게이트의 손실을 방지하기 위한 하드마스크 절연막 (14)을 형성한다 (도 2a 참조).
이어서, 게이트 전극 (12) 측벽에 질화막 등의 스페이서 (미도시)를 형성한 후, 전체 구조 상부에 층간절연막인 APL 산화막 (16)을 증착시킨다 (도 2b 참조).
APL 산화막에는 마이크로포어가 전면에 분포되어 있으므로, 이를 제거하기 위하여 N2 또는 O2 가스 분위기의 500∼900℃의 로에서 어닐링을 실시한 다음, CMP 슬러리를 이용하여 APL 산화막이 게이트 전극 (14) 상부로부터 0∼2000Å 정도의 두께가 되도록 평탄화하였다 (도 2c 참조).
도 2c에서 볼 수 있는 바와 같이, 어닐링에 의하여 표면에서의 마이크로포어는 제거되지만 패턴이 조밀한 지역에서의 포어는 제거되지 않음을 알 수 있다.
이어서, 상기 평탄화된 APL 산화막 (16) 상부에 감광막 (18)을 형성한 다음 (도 2d 참조), 포토리소그래피 공정에 의해 감광막 패턴 (18')을 형성하고, 형성된 감광막 패턴을 식각마스크로 APL 산화막 (16)을 식각하여 게이트 전극 (12) 사이의 기판 표면을 노출시키는 콘택홀을 형성한다 (도 2e 참조).
이때 APL 산화막의 식각은 C, F, O 또는 Ar을 이용한 플라즈마 방식으로 수 행되는 것이 바람직하다.
이어서, 상기 O2 플라즈마를 이용하여 상기 감광막 패턴 (18')을 제거한 다음, 400∼900℃ 온도에서 오존 (O3)을 이용한 표면 처리를 수행하여, 결과물의 측벽에 10∼50Å 두께의 표면 산화막 (16)을 형성한다 (도 2f 참조).
상기와 같은 방법으로 형성된 표면 산화막 (16)은 후속 세정공정이 진행될 때 APL 산화막을 보호하는 역할을 수행하여, 세정공정시 APL 산화막의 손실을 방지함으로써 절연막으로서의 역할을 제대로 수행할 수 있게 해준다.
이상에서 살펴본 바와 같이, 본 발명에 따르면 층간절연막인 APL 산화막을 패터닝하여 콘택홀을 형성한 후 상기 콘택홀 내부에 오존 (O3)을 이용한 표면처리를 수행하여 표면 산화막을 형성함으로써, 콘택홀 내부를 세정하기 위한 후속 습식 세정공정시 다공성인 APL 산화막의 손실을 막아 콘택홀 측벽의 손실을 방지할 수 있다. 따라서 본 발명의 방법에 따르면 궁극적으로 콘택 플러그 간의 누설을 방지하여 소자의 전기적 특성 및 수율을 향상시킬 수 있다.

Claims (16)

  1. 반도체 기판 상에 게이트 전극을 형성하는 제1 단계;
    상기 게이트 전극을 포함하는 반도체 기판 전체 상부에 APL (Advanced Planarization Layer) 산화막을 이용한 층간절연막을 형성하는 제2 단계;
    상기 층간절연막을 평탄화하는 제3 단계;
    상기 층간절연막 상부에 감광막 패턴을 형성하는 제4 단계;
    상기 감광막 패턴을 식각 마스크로 상기 층간절연막을 식각하여 게이트 전극 사이의 반도체 기판 표면을 노출시키는 콘택홀을 형성하는 제5 단계;
    상기 결과물의 전체 표면에 오존 (O3)을 이용한 표면처리 공정으로 표면 산화막을 형성하는 제6 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 APL 산화막은 SiH4와 H2O2 가스 분위기 및 -10∼50℃ 온도에서 화학기상증착 (Chemical Vapor Deposition)방법으로 증착되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  4. 제 1 항에 있어서,
    상기 APL 산화막은 기판 표면으로부터 2000∼5000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  5. 제 1 항에 있어서,
    상기 제2 단계 이후, 제3 단계 전에 500∼900℃ 온도 및 N2 또는 O2 가스 분위기의 로 (furnace)에서 20∼50분 동안 어닐링 (annealing)을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  6. 제 1 항에 있어서,
    제3 단계의 평탄화는 화학적 기계적 연마 (CMP) 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    제3 단계의 평탄화는, 상기 APL 산화막이 게이트 전극 상부로부터 0∼2000Å 정도의 두께가 되도록 연마하는 공정인 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  8. 제 6 항에 있어서,
    상기 CMP 공정의 연마 압력은 1∼10psi이고, 연마 테이블 속도는 10∼100rpm인 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  9. 제 6 항에 있어서,
    상기 CMP 공정에서 사용하는 슬러리는, 50∼500nm 입자 크기를 갖는 콜로이달 (colloidal) 또는 퓸드 (fumed) 형태의 연마제가 전체 슬러리 중량에 대하여 0.5∼10중량% 농도로 포함되고, pH는 2∼13인 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  10. 제 9 항에 있어서,
    상기 연마제는 SiO2, Al2O3 및 CeO2로 이루어진 군에서 선택된 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  11. 제 1 항에 있어서,
    상기 제5 단계의 식각은 C, F, O 또는 Ar을 이용한 플라즈마 방식으로 수행되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  12. 제 1 항에 있어서,
    상기 제5 단계의 식각 이후 감광막 패턴은 O2 플라즈마를 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  13. 제 1 항에 있어서,
    O3를 이용한 표면처리는 400∼900℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  14. 제 1 항에 있어서,
    상기 표면 산화막은 10∼50Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  15. 제 1 항에 있어서,
    상기 제6 단계 이후에 콘택홀의 내부를 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  16. 제 15 항에 있어서,
    상기 세정 공정은 HF 용액 또는 BOE (Buffered Oxide Etchant) 용액을 사용한 습식 세정 공정인 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
KR1020030094568A 2003-12-22 2003-12-22 반도체 소자의 콘택홀 형성방법 KR100576462B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030094568A KR100576462B1 (ko) 2003-12-22 2003-12-22 반도체 소자의 콘택홀 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030094568A KR100576462B1 (ko) 2003-12-22 2003-12-22 반도체 소자의 콘택홀 형성방법

Publications (2)

Publication Number Publication Date
KR20050063199A KR20050063199A (ko) 2005-06-28
KR100576462B1 true KR100576462B1 (ko) 2006-05-08

Family

ID=37255076

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030094568A KR100576462B1 (ko) 2003-12-22 2003-12-22 반도체 소자의 콘택홀 형성방법

Country Status (1)

Country Link
KR (1) KR100576462B1 (ko)

Also Published As

Publication number Publication date
KR20050063199A (ko) 2005-06-28

Similar Documents

Publication Publication Date Title
KR100640628B1 (ko) 반도체 소자의 자기정렬 콘택 플러그 형성 방법
KR100571658B1 (ko) 반도체소자 제조 방법
US6649489B1 (en) Poly etching solution to improve silicon trench for low STI profile
KR100668836B1 (ko) 반도체 소자의 절연막의 평탄화 방법
JP2004056130A (ja) 半導体素子のコンタクトプラグの形成方法
KR100576462B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100680948B1 (ko) 반도체 소자의 스토리지 노드 콘택 형성방법
KR100414731B1 (ko) 반도체소자의 콘택플러그 형성방법
KR100668843B1 (ko) 반도체 소자의 스토리지 노드 콘택 형성방법
KR100588647B1 (ko) 반도체 소자의 제조 방법
KR20080010996A (ko) 반도체 소자의 랜딩플러그 형성방법
KR100492897B1 (ko) 폴리실리콘 슬러리를 이용한 폴리실리콘 플러그 형성방법
KR100532968B1 (ko) 반도체 장치의 패턴 형성 방법
KR20080084293A (ko) 반도체 소자의 제조방법
KR100369338B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100513367B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR100492783B1 (ko) 반도체소자의 폴리실리콘 플러그 형성방법
KR20030059444A (ko) 반도체 소자의 제조방법
KR100637100B1 (ko) 반도체 소자의 메탈 플러그 형성 방법
KR20020089998A (ko) 반도체 소자의 층간 절연막 형성방법
KR20030001086A (ko) 반도체 소자의 랜딩 플러그 콘택 형성방법
KR100570069B1 (ko) 반도체소자 제조 방법
KR20090044406A (ko) 반도체소자의 랜딩플러그 형성방법
KR20050071806A (ko) 반도체 소자의 제조 방법
KR20100036100A (ko) 반도체소자의 랜딩 플러그 콘택 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee