KR100640628B1 - 반도체 소자의 자기정렬 콘택 플러그 형성 방법 - Google Patents

반도체 소자의 자기정렬 콘택 플러그 형성 방법 Download PDF

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Abstract

반도체 기판상의 자기정렬 콘택 형성 예정 영역에 보호막 패턴을 형성하고, 자기정렬 콘택 플러그를 형성하지 않는 나머지 영역에만 층간절연막을 형성함으로써 콘택 플러그 형성 예정 영역에서의 층간절연막 에칭 공정이 생략된 반도체 소자의 자기정렬 콘택 플러그 형성 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자의 자기정렬 콘택 플러그 형성 방법에서는 콘택 플러그 형성 예정 영역인 제1 영역과 상기 제1 영역을 제외한 나머지 영역인 제2 영역을 포함하는 반도체 기판을 준비한다. 상기 반도체 기판상에 에칭 장벽층에 의하여 그 상면 및 측벽이 덮인 제1 도전층을 형성한다. 상기 반도체 기판상의 상기 제1 영역 위에만 상기 에칭 장벽층 및 상기 반도체 기판의 표면을 덮는 보호막 패턴을 형성한다. 상기 반도체 기판의 제2 영역 위에만 선택적으로 평탄화된 층간절연막을 형성한다. 상기 보호막 패턴을 제거하여 상기 제1 영역에서 상기 제1 도전층 및 에칭 장벽층 사이로 반도체 기판의 표면을 노출시킨다. 상기 제1 영역에서 노출된 반도체 기판의 표면 위에 상기 제1 도전층 및 에칭 장벽층에 의하여 자기정렬되는 콘택 플러그를 형성한다.
자기정렬 콘택, 희생막, PAE, CMP

Description

반도체 소자의 자기정렬 콘택 플러그 형성 방법{Method for forming self-aligned contact plug of semiconductor device}
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 자기정렬 콘택 플러그 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 12: 소자분리 영역, 20: 도전층, 22: 도핑된 폴리실리콘층, 24: 금속 실리사이드층, 32: 마스크층, 34: 절연 스페이서, 50: 보호막, 50a: 보호막 패턴, 60: 층간절연막, 60a: 펑탄화된 층간절연막, 70: 플러그 형성용 도전층, 70a: 콘택 플러그.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 도전층에 의하여 자기정렬되는 콘택 플러그를 형성하는 데 있어서 CMP (chemical mechanical polishing) 공정이 이용되는 반도체 소자의 자기정렬 콘택 플러그 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 하부 배선층과 상부 배선층을 연결시키는 콘택홀과 그 주변 배선과의 간격이 감소하고, 또한 상기 콘택홀의 아스펙트 비(aspect ratio)가 증가한다. 따라서, 다층 배선 구조를 채용하는 고집적 반도체 소자에서 리소그래피(lithography) 공정을 이용하여 콘택홀을 형성할 때 정확하고 엄격한 공정 조건이 요구되며, 특히 디자인 룰(design rule)이 0.25μm 이하인 소자를 제조하는 데 있어서 현재의 리소그래피 기술로는 원하는 공정을 재현성있게 실현하는 데 한계가 있다.
그에 따라, 콘택홀을 형성할 때 리소그래피 공정의 한계를 극복하기 위하여 자기정렬 방법으로 콘택홀을 형성하고, 상기 콘택홀에 도전 물질을 채워 콘택 플러그를 형성하는 기술이 개발되었다. 자기정렬 방법으로 콘택홀을 형성하는 데 있어서 통상적으로 도전막을 덮고 있는 질화막을 에칭 장벽층으로 사용한다.
종래 기술에서는, 질화막을 에칭 장벽층으로 하여 자기정렬 방법으로 콘택홀을 형성하기 위하여, 먼저 통상의 포토리소그래피 공정을 이용한 패터닝 방법에 의하여 반도체 기판상에 그 상면 및 측벽이 각각 에칭 장벽층으로 덮인 소정의 하부 구조물, 예를 들면 게이트 전극과 같은 도전층을 형성한 후, 그 위에 산화막으로 이루어지는 층간절연막을 형성한다. 그 후, 콘택홀 영역으로 예정된 부분 위의 층간절연막을 노출시키는 포토레지스트 패턴을 형성하고, 상기 노출된 층간절연막을 에칭하여 자기정렬 콘택홀을 형성한다. 이 때, 상기 층간절연막과 에칭 장벽층인 질화막간의 에칭 선택비 차이가 큰 조건으로 상기 층간절연막을 에칭하여 콘택홀을 형성하며, 에칭 공정시 에칭 선택비를 증가시키기 위하여 다량의 폴리머를 발생시 키는 과탄소 탄화불소가스(carbon rich carbon fluoride gases), 예를 들면 C4F8, C5F8 등을 사용한다. 따라서, 에칭 선택비를 증가시키는 조건으로 에칭 공정을 행하면 폴리머 생성량이 증가하여 콘택홀이 형성되기 전에 에칭이 정지되는 문제점이 생긴다. 한편, 층간절연막과 질화막 에칭 장벽층과의 사이의 에칭 선택비 차이를 작게 하면 콘택홀 형성 전에 에칭 정지되는 문제는 생기지 않으나 층간절연막 에칭시 상기 질화막의 소모량이 많아져서 에칭 후 남아 있는 질화막으로는 상기 도전층 주위에서 필요로 하는 최소한의 절연 길이를 확보하기 어렵다. 그 결과, 상기 콘택홀 내에 형성되는 자기정렬 콘택과 상기 도전층간에 단락이 발생하기 쉽다. 따라서, 고집적 반도체 소자 제조를 위한 자기정렬 콘택홀 형성시 최적 공정 조건의 공정 마진이 적고, 소자 제조 공정의 재현성이 저하될 뿐 만 아니라 소자 동작의 신뢰성이 저하된다.
또한, 자기정렬 콘택홀 형성을 위하여 층간절연막을 에칭할 때 오버에칭이 수반됨에 따라 웨이퍼 상에서 자기정렬 콘택을 형성하지 않는 영역에 비하여 자기정렬 콘택을 형성하는 영역에서 상기 도전층의 상면을 덮고 있는 질화막 소모량이 많아진다. 따라서, 자기정렬 콘택홀을 형성하는 영역과 형성하지 않는 영역간에 상기 도전층 상면에서의 질화막 에칭 장벽층의 높이 차이가 커지게 된다. 그 결과, 상기 자기정렬 콘택홀 내에 도전 물질을 채운 후 각각의 콘택 패드 분리를 위한 CMP 공정을 행할 때 각각의 콘택 패드의 미분리 지점이 발생된다. 또한, 콘택 패드의 전 영역을 완전히 분리하기 위하여 CMP 진행 시간을 증가시킬 경우, 질화막 에 칭 장벽층의 소모량이 많아져서 상기 도전층 주위에서 필요로 하는 최소한의 절연 길이를 확보하기 어렵기 때문에 콘택 패드 분리를 위한 CMP 공정시 공정 마진이 감소되는 문제가 있다.
본 발명은 상기한 종래 기술에서의 문제점을 극복하기 위하여 제안된 것으로, 본 발명의 목적은 도전층을 덮고 있는 에칭 장벽층의 소모량을 줄이고 자기정렬 콘택홀을 형성하는 영역과 형성하지 않는 영역간에 상기 도전층 상면에서의 에칭 장벽층 높이 차이가 발생하는 것을 억제함으로써 CMP 공정 마진을 증가시키고 도전층간의 단락 발생을 방지함으로써 신뢰성을 향상시킬 수 있는 반도체 소자의 자기정렬 콘택 플러그 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 자기정렬 콘택 플러그 형성 방법에서는 콘택 플러그 형성 예정 영역인 제1 영역과 상기 제1 영역을 제외한 나머지 영역인 제2 영역을 포함하는 반도체 기판을 준비한다. 상기 반도체 기판상에 에칭 장벽층에 의하여 그 상면 및 측벽이 덮인 제1 도전층을 형성한다. 상기 반도체 기판상의 상기 제1 영역 위에만 상기 에칭 장벽층 및 상기 반도체 기판의 표면을 덮는 보호막 패턴을 형성한다. 상기 반도체 기판의 제2 영역 위에만 선택적으로 평탄화된 층간절연막을 형성한다. 상기 보호막 패턴을 제거하여 상기 제1 영역에서 상기 제1 도전층 및 에칭 장벽층 사이로 반도체 기판의 표면을 노출시킨다. 상기 제1 영역에서 노출된 반도체 기판의 표면 위에 상기 제1 도전층 및 에칭 장벽층에 의하여 자기정렬되는 콘택 플러그를 형성한다.
상기 보호막 패턴은 PAE (polyarylene ether)계 재료, ACL (amorphous carbon layer), 및 SiOC로 이루어지는 군에서 선택되는 하나의 물질로 형성될 수 있다.
상기 제2 영역에만 평탄화된 층간절연막을 형성하기 위한 예시적인 방법에 있어서, 먼저 상기 제2 영역 및 상기 보호막 패턴을 동시에 덮는 층간절연막을 형성한다. 그 후, 상기 보호막 패턴의 상면이 노출될 때까지 상기 층간절연막을 그 상면으로부터 소정 두께 만큼 제거한다.
상기 콘택 플러그를 형성하기 위한 예시적인 방법에 있어서, 먼저 상기 반도체 기판의 노출된 표면 위에서 상기 제1 도전층 사이에 존재하는 갭 영역을 채우는 동시에 상기 제1 도전층 위의 에칭 장벽층을 덮도록 제2 도전층을 형성한다. 그 후, 상기 제1 도전층을 덮고 있는 에칭 장벽층이 노출될 때까지 상기 제2 도전층을 그 상면으로부터 일부 제거한다. 상기 제2 도전층을 그 상면으로부터 일부 제거하기 위하여 상기 제2 도전층을 에치백한다. 또한, 상기 제2 도전층을 에치백한 후, 상기 에치백에 의하여 일부 소모된 상기 평탄화된 층간절연막의 상면을 버핑(buffing) CMP 공정에 의하여 평탄화하는 단계를 더 포함할 수 있다.
상기 콘택 플러그를 형성하기 위한 다른 예시적인 방법으로서, 먼저 상기 반도체 기판의 노출된 표면 위에서 상기 제1 도전층 사이에 존재하는 갭(gap) 영역을 채우고 상기 제1 도전층 위의 에칭 장벽층을 덮도록 제2 도전층을 형성한 후, 상기 제1 도전층을 덮고 있는 에칭 장벽층이 노출될 때까지 상기 평탄화된 층간절연막 및 상기 제2 도전층을 동시에 연마할 수도 있다.
본 발명에 의하면, 도전층 상부에 형성된 에칭 장벽층의 손실을 줄일 수 있어 도전층 주위에서 충분한 절연 길이를 확보할 수 있다. 또한, 웨이퍼상에서 자기정렬 콘택 플러그 형성 예정 영역과 콘택 플러그가 형성되지 않는 다른 영역과의 사이에 도전층 상면에서의 에칭 장벽층의 높이가 균일하게 됨으로써 자기정렬 콘택 플러그 형성을 위한 CMP 공정시 CMP 공정 마진이 증가될 수 있으며, 공정 소요 시간을 줄일 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 자기정렬 콘택 플러그 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1을 참조하면, 소자분리 영역(12)에 의하여 활성 영역이 한정된 반도체 기판(10), 예를 들면 실리콘 기판상에 복수의 도전층(20)을 형성한다. 상기 도전층(20)은 도 1에 예시된 바와 같이 도핑된 폴리실리콘층(22) 및 금속 실리사이드층(24)이 차례로 적층된 구조를 가지는 게이트 전극을 구성한다. 상기 게이트 전극에서 상기 도핑된 폴리실리콘층(22) 대신 금속층을 채용할 수도 있다. 상기 도전층(20)의 상면 및 측벽은 각각 질화막으로 구성되는 마스크층(32) 및 절연 스페이서(34)로 덮여 있다. 상기 마스크층(32) 및 절연 스페이서(34)는 상기 도전층(20)의 절연 길이를 확보하기 위한 에칭 장벽층(32, 34)을 구성한다.
도 2를 참조하면, 상기 반도체 기판(10)상에 상기 도전층(20) 사이의 갭 영역을 완전히 채우도록 보호막(50)을 형성한다. 상기 보호막(50)은 화학식 1로 표시되는 PAE (polyarylene ether)계 재료로 구성되는 것이 바람직하다.
Figure 112005001203825-pat00001
화학식 1에서, Y는 O, S, CO, 또는 SO2 이고, n은 반복 단위를 나타내는 정수이다.
예를 들면, 상기 PAE계 재료로서 FLARE (AlliedSignal Inc., Advanced Microelectronic Materials 제품) 또는 SiLK (Dow Chemical Co. 제품)를 사용할 수 있다. 상기 PAE계 재료는 유전 상수(k)가 약 2.6 ∼ 2.8인 저유전상수 (low-k) 물질이다. PAE계 재료는 약 450℃까지의 공정 온도에서 안정적인 특성을 나타내어 반도체 소자 제조 공정에 적용하는 데 있어서 열 안정성 측면에서 매우 유리하다.
다른 예로서, 상기 보호막(50)을 ACL (amorphous carbon layer), 또는 SiOC와 같은 저유전상수(low-k) 물질로 형성할 수도 있다.
상기 반도체 기판(10)상에서 상기 보호막(50)의 두께 편차가 발생한 경우에는 필요에 따라 상기 보호막(50) 표면을 CMP 방법에 의하여 연마하는 평탄화 공정을 추가할 수 있다.
도 3을 참조하면, 소정의 마스크 패턴(도시 생략)을 이용하여 상기 보호막(50)을 패터닝하여 상기 보호막(50) 중 자기정렬 콘택을 형성하지 않는 영역에 있는 부분을 제거한다. 상기 보호막(50)의 나머지 부분은 상기 반도체 기판(10)상에서 자기정렬 콘택 형성 예정 부분을 덮는 보호막 패턴(50a)으로 남게 된다.
도 4를 참조하면, 상기 반도체 기판(10) 위에서 자기정렬 콘택을 형성하지 않는 영역에 갭 영역을 채우는 동시에 상기 도전층(20)의 마스크층(32)을 덮는 층간절연막(60)을 형성한다.
상기 층간절연막(60)은 갭필링(gap-filling) 특성이 우수한 물질을 이용하여 형성하는 것이 바람직하다. 예를 들면, 상기 층간절연막(60)을 구성하는 재료로서 HDP (high density plasma) 산화물, PE-TEOS (plasma-enhanced tetraethyl orthosilicate), BPSG (borophosphosilicate glass), USG (undoped silicate glass), FOX (flowable oxide) 또는 HSQ (hydrosilsesquioxane)를 사용할 수 있다. 또는, 상기 층간절연막(60)을 구성하는 재료로서 TOSZ와 같은 SOG (spin on glass) 계열의 물질을 사용할 수도 있다.
상기 보호막 패턴(50a)이 PAE계 재료로 구성된 경우, PAE계 재료는 약 450℃까지 열 안정성을 나타내므로, 상기 층간절연막(60)을 구성하는 산화막은 상온 ∼ 450℃의 온도에서 증착되는 것이 바람직하다.
도 5를 참조하면, 상기 보호막 패턴(50a)의 상면이 노출될 때까지 상기 층간절연막(60)을 그 상면으로부터 소정 두께 만큼 CMP 방법에 의하여 연마한다. 이 때, 상기 보호막 패턴(50a)의 상면 만을 노출시키고 하부의 질화막으로 구성되는 마 스크층(32) 및 절연 스페이서(34)가 노출되지 않도록 할 수 있으며, 이 경우 층간절연막(60)을 구성하는 산화막의 상기 보호막 패턴(50a)에 대한 식각 선택비가 약 10:1 또는 그 이상이 되는 슬러리를 사용하는 것이 바람직하다. 또한, 상기 절연막(60) 및 보호막 패턴(60a)을 동시에 연마하여 하부의 질화막으로 구성되는 마스크층(32) 및 절연 스페이서(34)가 노출되도록 할 수 있으며, 이 경우 상기 층간절연막(60)을 구성하는 산화막의 상기 보호막 패턴(50a)에 대한 식각 선택비가 약 10:1 또는 그 이하가 되고, 상기 질화막에 대한 식각 선택비가 약 10:1 또는 그 이상이 되는 슬러리를 사용하는 것이 바람직하다. 예를 들면, 상기 보호막 패턴(50a)이 PAE계 재료로 구성된 경우, 실리카 슬러리를 사용하여 CMP 공정을 행할 때, 상기 보호막 패턴(50a)을 연마 정지층으로 하여 산화막으로 구성되는 상기 층간절연막(60)이 선택적으로 제거될 수 있다. 또한, 상기 보호막 패턴(50a)이 PAE계 재료로 구성된 경우, 세리아 슬러리를 사용하여 CMP 공정을 진행할 때, 상기 질화막으로 구성되는 마스크층(32) 및 절연 스페이서(34)를 연마 정지층으로 하여 상기 절연막 및 보호막을 동시에 연마할 수 있다. 그 결과, 상기 반도체 기판(10)상에는 상기 보호막 패턴(50a)과 대략 동일 레벨의 상면을 가지는 평탄화된 층간절연막(60a)이 남아 있게 된다. 상기 층간절연막(60) 및 보호막 패턴(50a)을 연마하기 위한 슬러리로서 세리아 슬러리, 실리카 슬러리, 알루미나 슬러리, 지르코니아 슬러리, 또는 ZnO2 슬러리를 사용할 수 있다.
도 6을 참조하면, 상기 보호막 패턴(50a)을 선택적으로 제거하여, 상기 반도 체 기판(10)상의 자기정렬 콘택 형성 예정 영역에서 상기 반도체 기판(10)의 표면을 노출시킨다.
상기 보호막 패턴(50a)이 PAE계 재료로 구성된 경우, 상기 보호막 패턴(50a)은 애싱(ashing) 및 스트립(strip) 공정에 의하여 용이하게 제거될 수 있다. 상기 보호막 패턴(50a) 제거를 위한 스트립 공정 후, 필요에 따라 오믹 콘택 형성을 위한 추가의 에칭 공정 및 세정 공정이 부가될 수 있다.
도 7을 참조하면, 자기정렬 콘택 형성 예정 영역에서 노출되어 있는 상기 반도체 기판(10) 표면 위에서 상기 도전층(20) 사이에 존재하는 갭 영역을 채우는 동시에 상기 도전층(20) 위의 마스크층(32)을 덮도록 상기 반도체 기판(10)상에 플러그 형성용 도전층(70)을 형성한다. 예를 들면, 상기 플러그 형성용 도전층(70)은 도핑된 폴리실리콘층으로 이루어질 수 있다.
도 8을 참조하면, 상기 플러그 형성용 도전층(70) 및 상기 평탄화된 층간절연막(60a)의 상면으로부터 일부를 제거하여, 상기 반도체 기판(10)상에서 자기정렬 콘택 형성 예정 영역에서는 상기 도전층(20)의 상면을 덮고 있는 마스크층(32)의 상면과 상기 마스크층(32)들 사이에서 상기 도전층(20) 및 절연 스페이서(34)에 의하여 자기정렬되어 있는 콘택 플러그(70a)가 노출되고, 그 외의 영역에서는 평탄화된 층간절연막(60a)의 상면이 노출되도록 한다.
이를 위한 예시적인 하나의 방법으로서, 먼저 상기 마스크층(32)의 상면이 노출될 때까지 상기 플러그 형성용 도전층(70)을 에치백한다. 그 결과, 상기 플러그 형성용 도전층(70)의 에치백 공정과 동시에 상기 평탄화된 층간절연막(60a)의 상면으로부터 일부가 소모된다. 그 후, 상기 평탄화된 층간절연막(60a)의 노출된 부분을 버핑(buffing) CMP 공정에 의하여 연마한다. 상기 버핑 CMP 공정시 산화막의 효과적인 연마를 위하여 상기 마스크층(32)에 대한 식각 선택비가 큰 세리아 슬러리를 사용하는 것이 바람직하다. 그 결과, 원하는 바와 같이 상기 반도체 기판(10)상의 자기정렬 콘택 형성 예정 영역에서는 각각 분리되어 있는 복수의 콘택 플러그(70a)와 상기 마스크층(32)의 상면이 노출되고, 그 외의 영역에서는 평탄화된 층간절연막(60a)의 상면이 노출된다.
도 8에 도시된 바와 같이 상기 마스크층(32)들 사이에서 상기 도전층(20) 및 절연 스페이서(34)에 의하여 자기정렬되어 있는 콘택 플러그(70a)를 형성하기 위한 다른 예시적인 방법으로서, 오직 CMP 공정 만을 이용하는 것도 가능하다. 이 경우에는 상기 플러그 형성용 도전층(70)을 구성하는 폴리실리콘과 상기 평탄화된 층간절연막(60a)을 구성하는 산화막과의 제거율 차이가 비교적 작고, 상기 마스크층(32)에 대한 식각 선택비가 큰 슬러리를 이용하여 CMP 공정을 행하는 것이 바람직하다. 이를 위하여, 예를 들면 세리아 슬러리를 이용할 수 있다.
상기 예시한 본 발명에 따른 반도체 소자의 자기정렬 콘택 플러그 형성 방법에서는 반도체 기판(10)상의 자기정렬 콘택 플러그 형성 예정 영역에서 층간절연막을 에칭하는 공정이 생략되어 있다. 따라서, 자기정렬 콘택홀을 형성하기 위하여 콘택 플러그 형성 예정 영역에서 질화막을 에칭 장벽층으로 하여 층간절연막을 에칭하여야 하는 종래 기술과는 달리, 도전층(20)을 덮는 마스크층(32)의 손실을 줄일 수 있으며, 따라서 도전층(20) 주위에서 충분한 절연 길이를 확보할 수 있다. 또한, 반도체 기판(10)상에서 도전층(20)에 의하여 자기정렬되는 콘택 플러그(70a) 형성 예정 영역과 콘택 플러그(70a)가 형성되지 않는 다른 영역과의 사이에 마스크층(32)의 높이가 균일하게 됨으로써 자기정렬 콘택 플러그(70a) 형성을 위한 CMP 공정시 CMP 공정 마진이 증가될 수 있다.
본 예에서는 게이트 전극에 의하여 자기정렬되는 콘택 플러그를 형성하는 방법에 대하여 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 이 기술분야에 숙련된 자이면 비트 라인 또는 다른 도전층에 의하여 자기정렬되는 콘택 플러그를 형성하는 경우에도 본 발명의 사상이 마찬가지로 적용될 수 있음을 잘 알 수 있을 것이다. 즉, 상기 도전층(20)은 게이트 전극에만 제한되는 것은 아니며 비트 라인 또는 반도체 소자를 구성하는 다른 도전층이 될 수도 있다.
본 발명에 따른 반도체 소자의 자기정렬 콘택 플러그 형성 방법에서는 반도체 기판상의 자기정렬 콘택 형성 예정 영역에 보호막 패턴을 형성하고, 자기정렬 콘택 플러그를 형성하지 않는 나머지 영역에만 층간절연막을 형성한다. 따라서, 반도체 기판상의 자기정렬 콘택 플러그 형성 예정 영역에서 도전층을 덮는 질화막을 에칭 장벽층으로 하여 층간절연막을 에칭할 때 발생되는 에칭 장벽층의 손실을 줄일 수 있으며, 도전층 주위에서 충분한 절연 길이를 확보할 수 있다. 또한, 웨이퍼상에서 자기정렬 콘택 플러그 형성 예정 영역과 콘택 플러그가 형성되지 않는 다른 영역과의 사이에 도전층 상면에서의 에칭 장벽층의 높이가 균일하게 됨으로써 자기정렬 콘택 플러그 형성을 위한 CMP 공정시 CMP 공정 마진이 증가될 수 있고 공정 소요 시간이 줄어 들어 고집적 반도체 소자의 제조시에도 유리하게 적용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (20)

  1. 콘택 플러그 형성 예정 영역인 제1 영역과 상기 제1 영역을 제외한 나머지 영역인 제2 영역을 포함하는 반도체 기판을 준비하는 단계와,
    상기 반도체 기판상에 에칭 장벽층에 의하여 그 상면 및 측벽이 덮인 제1 도전층을 형성하는 단계와,
    상기 반도체 기판상의 상기 제1 영역 위에만 상기 에칭 장벽층 및 상기 반도체 기판의 표면을 덮도록 PAE (polyarylene ether)계 재료, ACL (amorphous carbon layer), 및 SiOC로 이루어지는 군에서 선택되는 하나의 물질로 형성되는 보호막 패턴을 형성하는 단계와,
    상기 반도체 기판의 제2 영역 위에만 선택적으로 평탄화된 층간절연막을 형성하는 단계와,
    상기 보호막 패턴을 제거하여 상기 제1 영역에서 상기 제1 도전층 및 에칭 장벽층 사이로 반도체 기판의 표면을 노출시키는 단계와,
    상기 제1 영역에서 노출된 반도체 기판의 표면 위에 상기 제1 도전층 및 에칭 장벽층에 의하여 자기정렬되는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 플러그 형성 방법.
  2. 제1항에 있어서,
    상기 에칭 장벽층은 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 플러그 형성 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 보호막 패턴은 다음 식으로 표시되는 PAE계 재료로 구성되는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 플러그 형성 방법.
    Figure 112005001203825-pat00002
    식중, Y는 O, S, CO, 또는 SO2 이고, n은 반복 단위를 나타내는 정수임.
  5. 제1항에 있어서,
    상기 평탄화된 층간절연막은 HDP (high density plasma) 산화물, PE-TEOS (plasma-enhanced tetraethyl orthosilicate), BPSG (borophosphosilicate glass), USG (undoped silicate glass), FOX (flowable oxide), HSQ (hydrosilsesquioxane), 및 SOG (spin on glass) 계열의 물질로 이루어지는 군에서 선택되는 적어도 하나의 재료를 포함하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 플러그 형성 방법.
  6. 제1항에 있어서,
    상기 제2 영역에만 평탄화된 층간절연막을 형성하는 단계는
    상기 제2 영역 및 상기 보호막 패턴을 동시에 덮는 층간절연막을 형성하는 단계와,
    상기 보호막 패턴의 상면이 노출될 때까지 상기 층간절연막을 그 상면으로부터 소정 두께 만큼 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 플러그 형성 방법.
  7. 제6항에 있어서,
    상기 층간절연막을 형성하기 위하여 상온 ∼ 450℃의 온도하에서 산화물을 증착하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 플러그 형성 방법.
  8. 제6항에 있어서,
    상기 층간절연막을 소정 두께 만큼 제거하기 위하여 CMP 공정을 이용하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 플러그 형성 방법.
  9. 제8항에 있어서,
    상기 CMP 공정시 세리아 슬러리를 사용하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 플러그 형성 방법.
  10. 제1항에 있어서,
    상기 콘택 플러그를 형성하는 단계는
    상기 반도체 기판의 노출된 표면 위에서 상기 제1 도전층 사이에 존재하는 갭 영역을 채우는 동시에 상기 제1 도전층 위의 에칭 장벽층을 덮도록 제2 도전층을 형성하는 단계와,
    상기 제1 도전층을 덮고 있는 에칭 장벽층이 노출될 때까지 상기 제2 도전층을 그 상면으로부터 일부 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 플러그 형성 방법.
  11. 제10항에 있어서,
    상기 제2 도전층을 그 상면으로부터 일부 제거하기 위하여 상기 제2 도전층을 에치백하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 플러그 형성 방법.
  12. 제11항에 있어서,
    상기 제2 도전층을 에치백한 후, 상기 에치백에 의하여 일부 소모된 상기 평탄화된 층간절연막의 상면을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 플러그 형성 방법.
  13. 제12항에 있어서,
    상기 일부 소모된 평탄화된 층간절연막의 상면을 평탄화하는 단계는 버핑(buffing) CMP 공정에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 플러그 형성 방법.
  14. 제13항에 있어서,
    상기 버핑 CMP 공정은 세리아 슬러리를 사용하여 행해지는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 플러그 형성 방법.
  15. 제1항에 있어서,
    상기 콘택 플러그를 형성하는 단계는
    상기 반도체 기판의 노출된 표면 위에서 상기 제1 도전층 사이에 존재하는 갭(gap) 영역을 채우고 상기 제1 도전층 위의 에칭 장벽층을 덮도록 제2 도전층을 형성하는 단계와,
    상기 제1 도전층을 덮고 있는 에칭 장벽층이 노출될 때까지 상기 평탄화된 층간절연막 및 상기 제2 도전층을 동시에 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 플러그 형성 방법.
  16. 제15항에 있어서,
    상기 평탄화된 층간절연막 및 상기 제2 도전층을 연마하기 위하여 세리아 슬러리를 사용하는 CMP 공정을 행하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 플러그 형성 방법.
  17. 제1항에 있어서,
    상기 제1 도전층은 게이트 전극 또는 비트 라인을 구성하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 플러그 형성 방법.
  18. 제1항에 있어서,
    상기 보호막 패턴은 애싱(ashing) 및 스트립(strip) 공정에 의하여 제거되는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 플러그 형성 방법.
  19. 제18항에 있어서,
    상기 보호막 패턴을 제거한 후 노출된 반도체 기판 표면을 에칭하는 단계와,
    상기 에칭된 표면을 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도 체 소자의 자기정렬 콘택 플러그 형성 방법.
  20. 제1항에 있어서,
    상기 콘택 플러그는 도핑된 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 플러그 형성 방법.
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