KR20080084293A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 제조방법은, 질화막 하드마스크를 갖는 수 개의 게이트 및 접합영역이 형성된 실리콘기판 상에 산화막 재질의 제1층간절연막을 형성하는 단계와, 상기 질화막 하드마스크를 연마정지막으로 하여 상기 제1층간절연막을 CMP 하는 단계와, 상기 CMP가 수행된 기판 결과물 상에 랜딩플러그콘택 형성용 하드마스크를 형성하는 단계와, 상기 랜딩플러그콘택 형성용 하드마스크를 이용해서 제1층간절연막을 식각하여 게이트들 및 접합영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀을 매립하도록 폴리실리콘막을 증착하는 단계와, 상기 질화막 하드마스크가 노출되도록 상기 폴리실리콘막을 질화막 대비 산화막의 연마속도가 빠른 산화막용 슬러리를 사용해서 1차 CMP 하는 단계와, 상기 1차 CMP된 폴리실리콘막을 산화막 대비 질화막의 연마속도가 빠른 질화막용 슬러리를 사용해서 2차 CMP 하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method for manufacturing semiconductor device}
도 1은 종래의 문제점을 도시한 사진.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 나타낸 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 202 : 게이트 절연막
204 : 게이트 도전막 206 : 게이트 하드마스크막
208 : 게이트 210 : 스페이서
212 : 제1층간절연막 214 : 랜딩 플러그 콘택용 하드마스크막
216 : 랜딩 플러그용 폴리실리콘막 218 : 제2층간절연막
H : 콘택홀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는, 반도체 소자의 랜딩 플러그 완성을 위한 화학적기계연마(chemical mechanical polishing, 이하 CMP) 공정에 관한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 상,하부 패턴들간, 특히 기판의 접합 영역과 비트라인간 및 기판의 접합 영역과 캐패시터간의 전기적 연결에 어려움을 겪게 되었다. 이에 따라, 최근의 반도체 제조 공정에서는 자기정렬콘택(Self Aligned Contact : 이하 SAC)을 통해 접합 영역 상에 랜딩 플러그 콘택(Landing Plug Contact)를 형성함으로써, 이러한 랜딩 플러그 콘택에 의해 상,하부 패턴들간의 안정적인 전기적 연결이 이루어지도록 하고 있다.
이하에서는, 종래의 랜딩 플러그 형성방법을 간략하게 설명하도록 한다.
셀 영역과 주변회로 영역으로 구획된 반도체 기판의 각 영역에 게이트절연막, 게이트도전막 및 하드마스크막의 적층 구조로 이루어진 수 개의 게이트들을 형성한 후, 상기 게이트의 양측벽에 스페이서를 형성한다. 그런 다음, 상기 기판 결과물에 대해 고농도 이온주입을 수행해서 게이트 양측의 기판 표면 내에 접합 영역을 형성한다.
여기서, 상기 게이트절연막은 산화막으로 형성하고, 게이트도전막은 폴리실리콘막과 텅스텐막의 적층막으로 형성하며, 하드마스크막과 스페이서는 질화막으로 형성한다.
그런 다음, 상기 셀 영역과 주변회로 영역에 형성된 게이트들을 덮도록 기판 전면 상에 층간절연막을 형성한다. 계속해서, 상기 층간절연막 상에 셀 영역의 랜딩 플러그 콘택 예정 영역을 노출시키는 감광막 패턴을 형성한 후, 상기 감광막 패턴을 이용해서 노출된 층간절연막 부분을 식각하여 셀 영역의 게이트 및 게이트들 사이의 접합 영역을 동시에 노출시키는 랜딩플러그용 콘택홀을 형성한다.
이어서, 상기 감광막 패턴이 제거된 상태에서, 상기 랜딩플러그용 콘택홀을 매립하도록 기판 셀 영역에 랜딩 플러그용 폴리실리콘막을 증착한 후, 상기 셀 영역에 형성된 게이트의 하드마스크막이 노출되도록 상기 폴리실리콘막을 에치백한다.
계속해서, 상기 에치백된 폴리실리콘막의 표면에 대해 실리카(Silica) 슬러리(Slurry)를 사용하여 제1CMP 공정을 수행한 다음, 상기 제1CMP가 수행된 기판 결과물에 대해 ULCAP(Ultra Low Concentration Abrasive Polishing)용 슬러리(Slurry)를 사용하여 제2CMP 공정을 수행하여 셀 영역에 랜딩 플러그(Landing Plug, 8)를 형성한다.
그러나, 전술한 종래기술의 경우에는 게이트 하드마스크 질화막과 산화막 재질의 절연막 간의 상이한 연마선택비에 의한 연마속도의 차이로 인하여 상기 게이트 하드마스크 절연막과 산화막 재질의 절연막 간의 단차가 발생하게 된다.
즉, 상기 산화막 재질의 절연막은 게이트 하드마스크 질화막에 비해 CMP공정에 의해 화학적으로나 기계적으로 식각속도와 연마속도가 빨라 많은 손실이 발생하게 되어 도 1에 도시된 바와 같이 단차가 발생하게 된다.
따라서, 상기와 같은 게이트 하드마스크 질화막과 산화막 재질의 절연막 간의 단차는 후속 비트라인 형성에 있어서 하부층의 국부적인 단차에 의해서 PR이 얇게 되는 지역의 패턴이 끊어지는 문제를 가져오게 된다.
한편, 상기와 같은 단차를 제거하기 위해 플러그 형성 후 절연막을 증착하고 나서 CMP 공정을 수행하고 있으나, 상기 CMP 공정이 추가됨으로 인해 제조원가가 상승된다.
또한, 상기와 같은 단차 제거를 위해서는 일정량 이상의 절연막을 연마해줘야 하는데 이를 위해서는 일정 두께 이상의 절연막을 플러그 절연 후에 증착하여야 하므로 그에 따른 제조 시간과 비용이 증가하게 된다.
게다가, 랜딩 플러그용 폴리실리콘막 상에 형성하는 층간절연막의 CMP공정에서는 단차 제거 뿐만 아니라 후속 비트라인 콘택 형성을 위한 식각 타겟을 고려하여 절연막의 두께를 일정하게 유지하기 위한 공정 컨트롤 또한 쉽지가 않은 문제가 있다.
그 결과, 소자의 수율이 감소하게 된다.
따라서, 본 발명은, 게이트용 하드마스크 질화막과 산화막 재질의 절연막 간의 단차를 최소화시킬 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 게이트용 하드마스크 질화막과 산화막 재질의 절연막 간의 단차를 최소화하여 소자의 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 질화막 하드마스크를 갖는 수 개의 게이트 및 접합영역이 형성된 실리콘기판 상에 산화막 재질의 제1층간절연막을 형성하는 단계; 상기 질화막 하드마스크를 연마정지막으로 하여 상기 제1층간절연막을 CMP 하는 단계; 상기 CMP가 수행된 기판 결과물 상에 랜딩플러그콘택 형성용 하드마스크를 형성하는 단계; 상기 랜딩플러그콘택 형성용 하드마스크를 이용해서 제1층간절연막을 식각하여 게이트들 및 접합영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 폴리실리콘막을 증착하는 단계; 상기 질화막 하드마스크가 노출되도록 상기 폴리실리콘막을 질화막 대비 산화막의 연마속도가 빠른 산화막용 슬러리를 사용해서 1차 CMP 하는 단계; 및 상기 1차 CMP된 폴리실리콘막을 산화막 대비 질화막의 연마속도가 빠른 질화막용 슬러리를 사용해서 2차 CMP 하는 단계;를 포함한다.
상기 제1층간절연막을 CMP 하는 단계는 ph 2∼12 및 질화막:산화막의 연마선택비가 1:10∼1:200의 조건을 갖는 고선택비 슬러리를 사용하여 수행한다.
상기 슬러리는 SiO2, CeO2, Al2O3 및 Zr2O3 중에서 어느 하나의 연마제를 퓸드 및 콜로이달 방식으로 형성한다.
상기 랜딩플러그콘택 형성용 마스크는 300∼5000Å의 두께를 갖는 폴리실리콘막 및 질화막으로 형성한다.
상기 1차 CMP된 폴리실리콘막을 2차 CMP 하는 단계는 100∼500㎚의 크기를 갖는 퓸드 및 콜로이달 형태의 세리아, SiO2, Al2O3 및 Zr2O3 중에서 어느 하나의 연마제에 H3PO4가 첨가된 슬러리를 사용하여 수행한다.
상기 슬러리는 pH 1-5 및 산화막:질화막의 연마 선택비가 1:1인 것을 특징으로 한다.
상기 H3PO4는 전체 슬러리의 0∼20% 비율로 형성한다.
상기 연마제는 전체 슬러리의 0.1∼20wt% 무게 비율로 형성한다.
상기 제2층간절연막은 500∼3000Å의 두께로 형성한다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 반도체 소자의 랜딩 플러그 형성을 위한 화학적기계연마(chemical mechanical poloshing 이하, CMP) 공정 수행 시 랜딩 플러그용 폴리실리콘막 형성 후 종래의 CMP 공정에서의 질화막 대비 산화막의 연마속도가 빠른 산화막용 슬러리(slurry)를 사용하는 것과 달리, 산화막 대비 질화막의 연마속도가 빠른 질화막용 슬러리를 사용하여 CMP 공정을 수행한다.
이렇게 하면, 산화막이 연마가 더 잘되는 산화막용 슬러리로 CMP 공정을 수행하여 게이트 하드마스크 질화막과 산화막 간의 단차가 발생하는 종래의 랜딩 플러그 형성방법과 달리, 산화막 보다 상대적으로 질화막이 더 잘 연마되는 질화막용 슬러리를 사용하여 CMP 공정을 수행함으로써, 상기 게이트 하드마스크 질화막과 산화막 재질의 절연막 간의 단차를 최소화시킬 수 있다.
따라서, 상기와 같은 단차를 제거하기 위해 추가되었던 CMP 공정을 추가하지 않아도 되어, 그에 따른 제조 시간 및 비용을 감소킬 수 있다.
또한, 상기와 같이 게이트 하드마스크 질화막과 산화막 재질의 절연막간의 단차를 최소화시킬 수 있음으로써, CMP 공정 후 상기 랜딩 플러그 상에 형성하는 제2층간절연막을 필요한 만큼만 증착하게 됨으로써 안정적으로 제2층간절연막의 두께를 유지할 수 있다.
그 결과, 소자의 수율을 향상시킬 수 있다.
자세하게, 도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 셀 영역 및 주변회로 영역으로 구획된 반도체 기판(200)의 각 영역 상에 게이트 절연막(202), 게이트 도전막(204) 및 게이트 하드마스크막(206)을 차례로 형성하고, 상기 게이트 하드마스크막(206), 게이트 도전막(204) 및 게이트 절연막(202)을 차례로 식각하여 상기 게이트 절연막(202), 게이트 도전막(204) 및 게이트 하드마스크막(206)의 적층구조로 이루어진 게이트(208)를 형성한다. 그리고, 상기 게이트 절연막(202), 게이트 도전막(204) 및 게이트 하드마스크막(206)의 적층구조로 이루어진 게이트(208)의 측벽을 감싸도록 스페이서(210)를 형성한다.
이어서, 상기 스페이서(210)가 형성된 게이트(208)들을 포함한 반도체 기판(200)의 각 영역 상에 제1층간절연막(212)을 형성한다.
도 2b를 참조하면, 상기 제1층간절연막(212)에 대해 상기 게이트 하드마스크막(206)의 질화막이 노출될때까지 CMP 공정을 수행하여 평탄화시킨다. 이때, 상기 제1층간절연막(212)에 대한 CMP 공정은 ph 2∼12 및 질화막:산화막의 연마선택비가 1:10∼1:200의 조건을 갖는 고선택비 슬러리를 사용하여 수행하도록 한다.
또한, 여기서 상기 슬러리는 SiO2, CeO2, Al2O3 및 Zr2O3 중에서 어느 하나의 연마제를 퓸드 및 콜로이달 방식으로 형성하는 것이 바람직하다.
그런다음, 상기 CMP 공정이 수행되어 평탄화된 제1층간절연막(212) 상에 랜 딩 플러그 콘택용 하드마스크막(214)을 형성한다. 여기서, 상기 랜딩 플러그 콘택용 하드마스크막(214)은 300∼5000Å의 두께를 갖는 폴리실리콘막 및 질화막으로 형성하는 것이 바람직하다.
도 2c를 참조하면, 상기 랜딩 플러그 콘택용 하드마스크막(214) 상에 후속의 랜딩 플러그를 형성하기 위한 마스크패턴(도시안됨)을 형성하고, 상기 마스크패턴을 식각마스크로 이용하여 상기 랜딩 플러그 콘택용 하드마스크막(214) 및 제1층간절연막(212)을 식각하여 콘택홀(H)을 형성한다. 그런다음, 상기 마스크패턴을 제거하고, 상기 콘택홀(H)을 포함한 반도체 기판(200) 상에 랜딩 플러그용 폴리실리콘막(216)을 형성한다.
도 2d를 참조하면, 상기 콘택홀(H) 내에 형성된 랜딩 플러그용 폴리실리콘막(216)을 포함하는 반도체 기판(200)에 대해 상기 랜딩 플러그 콘택용 하드마스크막(214)이 노출되도록 1차 CMP 공정을 수행한다.
이때, 상기 1차 CMP 공정은 종래의 랜딩 플러그 형성방법과 마찬가지로 산화막과 질화막의 선택비에 있어서, 상기 산화막이 연마가 더 잘되는 슬러리를 사용하여 수행하도록 한다. 따라서, 게이트 하드마스크 질화막과 산화막 재질의 절연막과의 단차가 발생하게 된다.
도 2e를 참조하면, 상기 1차 CMP 공정이 수행된 기판(100) 결과물에 대해 2차 CMP 공정을 수행한다. 여기서, 상기 2차 CMP 공정은 100∼500㎚의 크기를 갖는 퓸드 및 콜로이달 형태의 세리아, SiO2, Al2O3 및 Zr2O3 중에서 어느 하나의 연마제에 H3PO4가 첨가된 슬러리를 사용하여 수행하도록 한다.
또한, 상기 슬러리는 pH 1-5 및 산화막:질화막의 연마 선택비가 1:1인 것을 사용하는 것이 바람직하다.
게다가, 상기 H3PO4는 전체 슬러리의 0∼20% 비율로 형성하도록 하며, 상기 연마제는 전체 슬러리의 0.1∼20wt% 무게 비율로 형성하도록 한다.
한편, 상기 슬러리의 ph는 H3PO4의 양을 늘이면서 수산화기(-OH)를 갖는 완충 용액으로 하여 조절하도록 한다.
도 2f를 참조하면, 상기 2회에 걸쳐 CMP 공정이 수행된 반도체 기판(200) 상에 제2층간절연막(218)을 형성하도록 한다. 여기서, 상기 제2층간절연막(218)은 500∼3000Å의 두께로 형성하는 것이 바람직하다.
이 경우, 본 발명은 산화막이 연마가 더 잘되는 산화막용 슬러리로 CMP 공정을 수행하여 게이트 하드마스크 질화막과 산화막 간의 단차가 유발되는 종래의 랜딩 플러그 형성방법과 달리, 산화막 보다 상대적으로 질화막이 더 잘 연마되는 질화막용 슬러리를 사용하여 CMP 공정을 수행함으로써, 상기 게이트 하드마스크 질화막과 산화막 재질의 절연막 간의 단차를 최소화시킬 수 있다.
따라서, 상기와 같은 단차를 제거하기 위해 추가되었던 CMP 공정을 추가하지 않아도 되어, 그에 따른 제조 시간 및 비용을 감소킬 수 있다.
또한, 상기와 같이 게이트 하드마스크 질화막과 산화막 재질의 절연막간의 단차를 최소화시킬 수 있음으로써, CMP 공정 후 상기 랜딩 플러그 상에 형성하는 제2층간절연막을 필요한 만큼만 증착하게 됨으로써 안정적으로 제2층간절연막의 두께를 유지할 수 있다.
그 결과, 소자의 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, 산화막 보다 상대적으로 질화막이 더 잘 연마되는 질화막용 슬러리를 사용하여 CMP 공정을 수행함으로써, 게이트 하드마스크 질화막과 산화막 재질의 절연막 간의 단차를 최소화시킬 수 있다.
따라서, 본 발명은 상기와 같은 단차를 제거하기 위해 추가되었던 CMP 공정을 추가하지 않아도 되어, 그에 따른 전체 소자의 제조 시간 및 비용을 감소킬 수 있다.
또한, 본 발명은 상기와 같이 게이트 하드마스크 질화막과 산화막 재질의 절연막간의 단차를 최소화시킬 수 있음으로써, CMP 공정 후 상기 랜딩 플러그 상에 형성하는 제2층간절연막을 필요한 만큼만 증착하게 됨으로써 안정적으로 제2층간절연막의 두께를 유지할 수 있다.
그 결과, 본 발명은 소자의 수율을 향상시킬 수 있다.

Claims (9)

  1. 질화막 하드마스크를 갖는 수 개의 게이트 및 접합영역이 형성된 실리콘기판 상에 산화막 재질의 제1층간절연막을 형성하는 단계;
    상기 질화막 하드마스크를 연마정지막으로 하여 상기 제1층간절연막을 CMP 하는 단계;
    상기 CMP가 수행된 기판 결과물 상에 랜딩플러그콘택 형성용 하드마스크를 형성하는 단계;
    상기 랜딩플러그콘택 형성용 하드마스크를 이용해서 제1층간절연막을 식각하여 게이트들 및 접합영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 매립하도록 폴리실리콘막을 증착하는 단계;
    상기 질화막 하드마스크가 노출되도록 상기 폴리실리콘막을 질화막 대비 산화막의 연마속도가 빠른 산화막용 슬러리를 사용해서 1차 CMP 하는 단계; 및
    상기 1차 CMP된 폴리실리콘막을 산화막 대비 질화막의 연마속도가 빠른 질화막용 슬러리를 사용해서 2차 CMP 하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1층간절연막을 CMP 하는 단계는 ph 2∼12 및 질화막:산화막의 연마선택비가 1:10∼1:200의 조건을 갖는 고선택비 슬러리를 사용하여 수행하는 것을 특 징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 슬러리는 SiO2, CeO2, Al2O3 및 Zr2O3 중에서 어느 하나의 연마제를 퓸드 및 콜로이달 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 랜딩플러그콘택 형성용 마스크는 300∼5000Å의 두께를 갖는 폴리실리콘막 및 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 1차 CMP된 폴리실리콘막을 2차 CMP 하는 단계는 100∼500㎚의 크기를 갖는 퓸드 및 콜로이달 형태의 세리아, SiO2, Al2O3 및 Zr2O3 중에서 어느 하나의 연마제에 H3PO4가 첨가된 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 슬러리는 pH 1-5 및 산화막:질화막의 연마 선택비가 1:1인 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 H3PO4는 전체 슬러리의 0∼20% 비율로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 5 항에 있어서,
    상기 연마제는 전체 슬러리의 0.1∼20wt% 무게 비율로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제2층간절연막은 500∼3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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