KR100875048B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 접합 영역들이 형성된 반도체 기판; 상기 접합 영역들을 포함한 상기 반도체 기판 상에 형성되며 콘택 영역에서 더 두껍게 형성된 식각 정지막; 및 상기 식각 정지막 상에 형성된 층간 절연막을 포함한다. 또한, 다수의 게이트 라인들이 형성된 반도체 기판이 제공되는 단계; 콘택이 형성될 상기 게이트 라인들 사이의 상기 반도체 기판 상에 더 두껍게 식각 정지막을 형성하는 단계; 및 상기 식각 정지막 상에 층간 절연막을 형성하는 단계를 포함한다.
콘택 식각, 식각 정지막, 스트레스

Description

반도체 소자 및 그 제조 방법{Semiconductor device and manufacturing method thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 콘택 영역과 비콘택 영역에 콘택 형성을 위한 식각 정지막의 두께를 다르게 형성하여 소자의 신뢰성을 개선할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
데이터를 저장하는 반도체 메모리 소자들은 크게 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 휘발성 메모리 소자들은 그들의 전원 공급이 차단되는 경우에 그들의 저장된 데이터들을 잃어버리는 반면, 비휘발성 메모리 소자들은 그들의 전원 공급이 차단될지라도 그들의 저장된 데이터들을 유지한다. 이러한 비휘발성 메모리 소자들은 플래시 메모리(flash memory) 소자를 포함하며, 플래시 메모리 소자의 단위 셀은 반도체 기판의 활성 영역 상에 형성된 터널 절연막, 플로팅 게이트(floating gate), 유전체막 및 컨트롤 게이트(control gate)를 포함하는 구조가 널리 채택되고 있다.
일반적으로 플래시 메모리 소자의 게이트를 형성한 후에는 게이트 측벽에 스페이서를 형성한 후 스페이서가 형성된 게이트 표면을 따라 질화막을 증착하여 식 각 정지막(etch stopper)을 형성한다. 이때, 일반적으로 식각 정지막은 SAC(Self-Align Contact) 질화막으로 일컫는다. 그런 다음, 식각 정지막 상에 층간 절연막을 형성한 후 마스크를 이용한 식각 공정으로 소오스 콘택 식각(source contact etch) 공정을 실시한다.
이때, 식각 정지막은 소오스 콘택 식각 중 소오스 영역의 소자 분리막의 손실(loss)과 주변회로부의 기판 손실을 최소화하기 위하여 적용한다. 그러나, 식각 정지막은 반도체 기판 내에서 스트레스(stress)를 유발하여 소자의 신뢰성을 저하시킨다. 한편, 식각 정지막의 증착 두께를 감소시키면 스트레스는 감소하지만 식각 정지막(etch stopper) 역할을 제대로 하지 못하여 불균일한 소자 분리막의 손실 및 기판 손실을 유발한다.
본 발명은 비콘택 영역보다 콘택 영역에 콘택 식각을 위한 식각 정지막의 두께를 두껍게 형성하여, 콘택 식각 시 콘택 영역에서 소자 분리막의 손실 및 기판 손실을 개선하고, 비콘택 영역에서 식각 정지막 증착에 의한 스트레스(stress)를 완화시켜 소자의 신뢰성을 개선할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 소자는, 접합 영역들이 형성된 반도체 기판, 접합 영역들을 포함한 반도체 기판 상에 형성되며 콘택 영역에서 더 두껍게 형성된 식각 정지막, 및 식각 정지막 상에 형성된 층간 절연막을 포함한다.
상기에서, 식각 정지막은 콘택 영역에 형성된 제1 식각 정지막 패턴 및 제1 식각 정지막 패턴을 포함한 반도체 기판 상에 형성된 제2 식각 정지막을 포함한다. 제1 식각 정지막 패턴은 제2 식각 정지막 하부에 형성된다. 제1 식각 정지막 패턴은 제2 식각 정지막보다 두껍게 형성된다. 제1 식각 정지막 패턴은 400 내지 800Å의 두께를 갖는다. 제2 식각 정지막은 50Å 이하의 두께를 갖는다.
반도체 기판에 소오스 셀렉트 라인들, 드레인 셀렉트 라인들 및 이들 사이에 다수의 워드라인들이 더 형성된다. 식각 정지막은 소오스 셀렉트 라인들 사이의 콘택 영역에서 더 두껍게 형성된다. 식각 정지막은 드레인 셀렉트 라인들 사이의 콘택 영역에서 더 두껍게 형성된다. 식각 정지막은 상기 소오스 셀렉트 라인들 사이 및 드레인 셀렉트 라인들 사이의 콘택 영역에서 더 두껍게 형성된다.
콘택 영역에 콘택홀을 더 포함한다. 식각 정지막의 두꺼운 부분이 콘택홀의 폭보다 넓게 형성된다. 콘택홀 내부에 콘택 플러그를 더 포함한다. 식각 정지막은 질화막 계열의 물질로 형성된다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 다수의 게이트 라인들이 형성된 반도체 기판이 제공되는 단계, 콘택이 형성될 게이트 라인들 사이의 반도체 기판 상에 더 두껍게 식각 정지막을 형성하는 단계, 및 식각 정지막 상에 층간 절연막을 형성하는 단계를 포함한다.
상기에서, 게이트 라인들은 소오스 셀렉트 라인들, 드레인 셀렉트 라인들 및 다수의 워드라인들이다. 식각 정지막은 소오스 셀렉트 라인들 사이의 콘택 영역에서 더 두껍게 형성된다. 식각 정지막은 드레인 셀렉트 라인들 사이의 콘택 영역에서 더 두껍게 형성된다. 식각 정지막은 소오스 셀렉트 라인들 사이 및 드레인 셀렉트 라인들 사이의 콘택 영역에서 더 두껍게 형성된다.
식각 정지막은 콘택이 형성될 게이트 라인들 사이에서 제1 식각 정지막 패턴으로 형성된다. 제1 식각 정지막 패턴은, 다수의 게이트 라인들을 포함한 반도체 기판 상에 제1 식각 정지막을 형성하는 단계, 및 제1 식각 정지막을 식각하여 콘택이 형성될 게이트 라인들 사이에 제1 식각 정지막을 잔류시키는 단계를 포함하여 형성된다. 식각 공정은 에치백 공정으로 실시되며, 이 경우 CH3F, CF4 및 Ar 가스의 혼합 가스를 반응 가스로 사용하거나 혹은 SF6, HBr, Cl2 및 O2 가스의 혼합 가스를 반응 가스로 사용한다.
제1 식각 정지막 패턴과 상기 층간 절연막 사이에 제2 식각 정지막을 형성하는 단계를 더 포함한다. 제1 식각 정지막 패턴은 상기 제2 식각 정지막보다 두껍게 형성된다. 제1 식각 정지막 패턴은 400 내지 800Å의 두께로 형성된다. 제2 식각 정지막은 50Å 이하의 두께로 형성된다.
층간 절연막 형성 후, 층간 절연막 및 식각 정지막을 식각하여 콘택홀을 형성하는 단계, 콘택홀 내부에 콘택 플러그를 형성하는 단계를 더 포함한다. 식각 정지막의 두꺼운 부분이 콘택홀보다 넓게 형성된다.
본 발명은 비콘택 영역보다 콘택 영역에 콘택 식각을 위한 식각 정지막의 두께를 두껍게 형성함으로써, 콘택 식각 시 콘택 영역에서 소자 분리막의 손실 및 기판 손실을 개선하고, 비콘택 영역에서 식각 정지막 증착에 의한 스트레스(stress)를 완화시켜 소자의 신뢰성을 개선할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 1f는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방 법을 설명하기 위한 공정단면도로서, 셀 영역에만 국한하여 본 발명을 설명하고 있으나, 이는 주변 회로 영역에도 동일한 공정 단계가 이루어질 수 있다.
도 1a를 참조하면, 셀 영역에 공지된 방법으로 소오스 셀렉트 라인들(SSL), 드레인 셀렉트 라인들(미도시) 및 이들 사이에 다수의 워드라인들(WL0,…,WLn-1,WLn(단, 도면에는 WLn-1,WLn만 도시됨))이 형성되고, 이들 측벽에 제1 스페이서(112)가 형성된 반도체 기판(100)이 제공된다. 일반적으로 드레인 콘택(drain contact) 식각 공정에 비해 소오스 콘택(source contact) 식각 공정 시 소자 분리막의 손실(loss) 및 반도체 기판의 손실이 크므로, 본 발명에서는 소오스 셀렉트 라인(SSL)을 기준으로 본 발명을 설명하기로 한다. 이때, 소오스 셀렉트 라인들(SSL) 사이의 영역은 이후에 소오스 콘택(source contact)이 형성될 영역이므로 콘택 영역으로 정의하고, 이를 제외한 영역은 비콘택 영역으로 정의하기로 한다.
일반적으로, 워드라인들(WL0,…,WLn-1,WLn)은 터널 절연막(102), 플로팅 게이트(104a), 유전체막(106), 컨트롤 게이트(108a) 및 하드 마스크막(110)의 적층 구조를 갖는 게이트 패턴으로 형성된다. 소오스 셀렉트 라인들(SSL)은 터널 절연막(102), 제1 도전막(104), 유전체막(106), 제1 도전막(104)과 접속되는 제2 도전막(108) 및 하드 마스크막(110)의 적층 구조를 갖는 게이트 패턴으로 형성된다. 한편, 제1 도전막(104)과 제2 도전막(108)은 게이트 패턴 형성 후 후속한 인터커넥션(interconnection) 공정을 통해 전기적으로 연결될 수도 있다.
이때, 소오스 셀렉트 라인들(SSL) 사이의 간격은 워드라인들(WL0,…,WLn-1,WLn) 사이의 간격보다 넓게 형성되고, 소오스 셀렉트 라인들(SSL)과 그에 인접하 는 워드라인(WLn) 사이의 간격은 워드라인들(WL0,…,WLn-1,WLn) 사이의 간격보다 넓고 소오스 셀렉트 라인들(SSL) 사이의 간격보다는 좁게 형성된다. 따라서, 워드라인들(WL0,…,WLn-1,WLn) 사이는 제1 스페이서(112)로 채워진다. 한편, 게이트 패턴 양측의 반도체 기판(100) 하부에는 이온 주입 공정으로 불술물이 주입되어 소오스/드레인의 접합 영역들(101)이 형성된다.
이어서, 제1 스페이서(112)가 형성된 워드라인들(WL0,…,WLn-1,WLn) 및 소오스 셀렉트 라인들(SSL) 표면을 따라 제1 식각 정지막(114)을 형성한다. 제1 식각 정지막(114)은 후속한 콘택 식각(contact etch) 시 스탑퍼(stopper)로 사용하기 위한 것으로, 질화막 계열의 물질로 형성할 수 있다. 바람직하게, 제1 식각 정지막(114)은 실리콘 질화막(Si3N4)으로 형성할 수 있다. 이러한 제1 식각 정지막(114)은 일반적으로 SAC(Self-Align Contact) 질화막으로 일컫는다. 이러한, 제1 식각 정지막(114)은 400 내지 800Å의 제1 두께(h1)로 형성할 수 있다. 특히, 제1 식각 정지막(114)의 증착 두께는 후속한 콘택 식각 시 식각 선택비에 따라 그 필요한 두께가 결정되며, 식각 선택비가 낮은 경우 그 두께를 두껍게 해야한다.
도 1b를 참조하면, 소오스 셀렉트 라인들(SSL) 사이의 영역, 즉 콘택 영역의 제1 식각 정지막(114) 상에 제1 마스크(116)를 형성한다. 이때, 제1 마스크(116)는 포토레지스트 패턴으로 형성할 수 있으며, 이 경우 제1 식각 정지막(114) 상에 포토레지스트를 도포한 후 노광 및 현상으로 패터닝하여 형성할 수 있다.
도 1c를 참조하면, 제1 마스크(116)를 식각 마스크로 이용하여 제1 식각 정 지막(114)을 식각한다. 식각 공정은 건식 식각(dry etch) 공정으로 실시할 수 있으며, 바람직하게 에치백(etchback) 공정으로 실시할 수 있다.
여기서, 에치백 공정은 CH3F, CF4 및 Ar 가스의 혼합 가스를 반응 가스로 사용하여 실시한다. 이때, CH3F 가스는 산화막 대비 질화막의 식각 선택비를 높이기 위해 사용하고, CF4 가스는 질화막의 식각 속도를 증가시키기 위해 사용하며, Ar은 플라즈마를 안정화시키기 위해 사용한다.
한편, 에치백 공정은 DPS(Dicoupled Plasma Source) 계열의 장비나 TCP(Transformer Coulpled Plasma) 계열의 장비에서 SF6, HBr, Cl2 및 O2 가스의 혼합 가스를 반응 가스로 사용하여 실시한다. 이때, HBr, Cl2 및 O2 가스는 산화막 대비 질화막의 식각 선택비를 높이기 위해 사용하고, SF6 가스는 질화막의 식각 속도를 증가시키기 위해 사용한다.
에치백 공정에 의해 콘택 영역의 터널 절연막(102) 상에 제1 식각 정지막(114)의 수평부가 잔류되어 제1 두께(h1)를 갖는 제1 식각 정지막 패턴(114a)이 형성된다. 그리고, 콘택 영역에서 스페이서(112) 측벽에 제1 식각 정지막(114)의 수직부가 스페이서 형태로 잔류되어 제2 스페이서(114b)로 형성된다. 또한, 비콘택 영역의 소오스 셀렉트 라인(SSL)의 일측에는 제1 식각 정지막(114)의 수직부가 스페이서 형태로 잔류되어 제2 스페이서(114b)로 형성되고, 소오스 셀렉트 라인(SSL)과 그에 인접한 워드라인(WLn) 사이의 제1 스페이서(112) 사이에도 제1 식각 정지 막(114)의 수직부가 잔류되어 제2 스페이서(114b)로 형성된다. 이후, 제1 마스크(116)를 제거한다. 그런 다음, 세정 공정을 더 실시할 수 있다.
도 1d를 참조하면, 제1 및 제2 스페이서(112, 114b)가 형성된 워드라인들(WL0,…,WLn-1,WLn) 및 소오스 셀렉트 라인들(SSL)과 제1 식각 정지막 패턴(114a)의 표면을 따라 제2 식각 정지막(118)을 더 형성한다. 제2 식각 정지막(118)은 후속한 층간 절연막 형성 시 증착 공정에서 증착 가스에 의한 오염을 방지하기 위하여 형성하는 것으로, 50Å 이하의 제2 두께(h2)로 얇게 형성할 수 있다. 한편, 제2 식각 정지막(118)은 반드시 형성해야 하는 것은 아니며 후속한 층간 절연막 형성 시 증착 가스에 의한 오염을 방지할 수 있으면 생략 가능하다.
상기한 바에 의해, 콘택 영역에는 수평부에 한해 제1 식각 정지막 패턴(114a)의 제1 두께(h1)와 제2 식각 정지막(118)의 제2 두께(h2)를 합한 제3 두께(h3)의 식각 정지막이 형성되고, 비콘택 영역에는 수평부에 한해 제2 식각 정지막(118) 두께(h2)의 식각 정지막이 형성된다. 따라서, 콘택 영역과 비콘택 영역은 식각 정지막의 두께가 다르게 형성되되, 비콘택 영역에 비해 콘택 영역의 식각 정지막 두께가 제1 식각 정지막 패턴(114a)의 제1 두께(h1)만큼 두껍게 형성된다. 이는 제2 식각 정지막(118)을 생략한다 하더라도 동일하게 적용된다.
도 1e를 참조하면, 제2 식각 정지막(118) 상에 절연 물질을 증착하여 층간 절연막(120)을 형성한다. 층간 절연막(120)은 산화막 계열의 물질로 형성할 수 있으며, 바람직하게 고밀도 플라즈마(High Density Plasma; HDP) 산화막, SOG(Spin On Glass), BPSG(Boron-Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ortho Silicate Glass), USG(Undoped Silicate Galss) 및 PSG(Phosphorus Silicate Glass) 중에서 선택되는 어느 하나로 형성할 수 있다. 층간 절연막(120)은 후속한 콘택 식각 공정을 위한 정렬 마진을 확보하기 위해 절연막을 증착한 후 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화한 다음 절연막을 재증착하여 형성할 수 있다.
이어서, 층간 절연막(120) 상에 콘택 영역의 제1 식각 정지막 패턴(114a)과 대응되는 층간 절연막(120)의 표면을 노출시키는 제2 마스크(122)를 형성한다. 제2 마스크(122)는 포토레지스트 패턴으로 형성할 수 있으며, 이 경우 층간 절연막(120) 상에 포토레지스트막을 도포한 후 노광 및 현상으로 패터닝하여 형성할 수 있다.
도 1f를 참조하면, 제2 마스크(122)를 식각 마스크로 이용하여 콘택 영역 중 소오스 셀렉트 라인들(SSL) 사이의 층간 절연막(120), 제2 식각 정지막(118) 및 제1 식각 정지막 패턴(114a)을 순차적으로 식각한다. 식각 공정은 건식 식각 공정으로 실시할 수 있으며, 바람직하게 에치백 공정으로 실시할 수 있다. 이로써, 콘택 영역에 콘택홀(124)이 형성된다. 여기서, 콘택홀(124)은 소오스 콘택홀이 된다. 이때, 콘택홀(124)은 제1 식각 정지막 패턴(114a) 폭보다 좁은 폭으로 형성된다.
이후, 제2 마스크(122)를 제거한다. 그런 다음, 세정 공정을 더 실시할 수 있다. 후속으로 콘택홀(124)을 채우도록 도전 물질을 증착한 후 평탄화 식각 공정을 실시하여 콘택홀(124) 내부에 콘택 플러그(미도시)를 형성한다.
상기한 바와 같이, 본 발명의 일 실시예에 따르면 비콘택 영역보다 콘택 영 역에 콘택 식각을 위한 식각 정지막의 두께를 두껍게 형성함으로써, 콘택 식각 시 콘택 영역에서 소자 분리막의 손실(loss) 및 기판 손실을 개선할 수 있고, 비콘택 영역에서 식각 정지막 증착에 의한 스트레스(stress)를 완화시켜 소자의 신뢰성을 개선할 수 있다.
본 발명은 설명의 편의를 위하여, 플래시 메모리 소자의 소오스 셀렉트 라인들(SSL) 사이의 영역을 콘택 영역으로 한정하여 콘택 영역과 비콘택 영역의 식각 정지막의 두께를 다르게 형성하였으나 이에 한정되는 것은 아니며, 드레인 셀렉트 라인들 사이의 영역도 콘택 영역으로 정의하여 이 영역의 식각 정지막의 두께도 소오스 셀렉트 라인들 사이의 식각 정지막의 두께처럼 비콘택 영역보다 두껍게 형성하여 드레인 콘택 식각 시 기판 손실을 방지할 수 있다. 또한, 셀 영역의 셀렉트 라인들 사이의 콘택 영역 뿐만 아니라 주변 회로 영역 중 게이트 라인들 사이의 콘택이 형성될 영역도 콘택 영역으로 정의하여 이 영역의 식각 정지막의 두께를 주변 회로 영역의 비콘택 영역보다 두껍게 형성하여 콘택 식각 시 기판 손실을 방지할 수 있다. 더욱이, 플래시 메모리 소자 뿐만 아니라 콘택 식각 공정을 갖는 디램(DRAM), 에스램(SRAM) 등과 같은 반도체 소자에 다양하게 적용할 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 1f는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 114 : 제1 식각 정지막
114a : 제1 식각 정지막 패턴 114b : 제2 스페이서
116 : 제1 마스크 118 : 제2 식각 정지막
120 : 층간 절연막 122 : 제2 마스크
124 : 콘택홀

Claims (29)

  1. 접합 영역들이 형성된 반도체 기판;
    상기 접합 영역들을 포함한 상기 반도체 기판 상에 형성되며, 비콘택 영역에 비해 콘택 영역에서 더 두껍게 형성된 식각 정지막; 및
    상기 식각 정지막 상에 형성된 층간 절연막을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 식각 정지막은 상기 콘택 영역에 형성된 제1 식각 정지막 패턴 및 상기 제1 식각 정지막 패턴을 포함한 상기 반도체 기판 상에 형성된 제2 식각 정지막을 포함하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1 식각 정지막 패턴은 상기 제2 식각 정지막 하부에 형성되는 반도체 소자.
  4. 제 2 항에 있어서,
    상기 제1 식각 정지막 패턴은 상기 제2 식각 정지막보다 두껍게 형성된 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제1 식각 정지막 패턴은 400 내지 800Å의 두께인 반도체 소자.
  6. 제 4 항에 있어서,
    상기 제2 식각 정지막은 50Å 이하의 두께인 반도체 소자.
  7. 제 1 항에 있어서,
    상기 반도체 기판에 소오스 셀렉트 라인들, 드레인 셀렉트 라인들 및 이들 사이에 다수의 워드라인들이 더 형성되는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 식각 정지막은 상기 소오스 셀렉트 라인들 사이의 콘택 영역에서 더 두껍게 형성되는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 식각 정지막은 상기 드레인 셀렉트 라인들 사이의 콘택 영역에서 더 두껍게 형성되는 반도체 소자.
  10. 제 7 항에 있어서,
    상기 식각 정지막은 상기 소오스 셀렉트 라인들 사이 및 상기 드레인 셀렉트 라인들 사이의 콘택 영역에서 더 두껍게 형성되는 반도체 소자.
  11. 제 1 항에 있어서,
    상기 콘택 영역에 콘택홀을 더 포함하는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 식각 정지막의 두꺼운 부분이 상기 콘택홀의 폭보다 넓은 반도체 소자.
  13. 제 11 항에 있어서,
    상기 콘택홀 내부에 콘택 플러그를 더 포함하는 반도체 소자.
  14. 제 1 항에 있어서,
    상기 식각 정지막은 질화막 계열의 물질로 형성되는 반도체 소자.
  15. 다수의 게이트 라인들이 형성된 반도체 기판이 제공되는 단계;
    콘택이 형성되지 않는 영역에 비해 콘택이 형성될 상기 게이트 라인들 사이의 상기 반도체 기판 상에 더 두껍게 식각 정지막을 형성하는 단계; 및
    상기 식각 정지막 상에 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 게이트 라인들은 소오스 셀렉트 라인들, 드레인 셀렉트 라인들 및 다수의 워드라인들인 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 식각 정지막은 상기 소오스 셀렉트 라인들 사이의 콘택 영역에서 더 두껍게 형성되는 반도체 소자의 제조 방법.
  18. 제 16 항에 있어서,
    상기 식각 정지막은 상기 드레인 셀렉트 라인들 사이의 콘택 영역에서 더 두껍게 형성되는 반도체 소자의 제조 방법.
  19. 제 16 항에 있어서,
    상기 식각 정지막은 상기 소오스 셀렉트 라인들 사이 및 상기 드레인 셀렉트 라인들 사이의 콘택 영역에서 더 두껍게 형성되는 반도체 소자의 제조 방법.
  20. 제 16 항에 있어서,
    상기 식각 정지막은 상기 콘택이 형성될 게이트 라인들 사이에서 제1 식각 정지막 패턴으로 형성되는 반도체 소자의 제조 방법.
  21. 제 20 항에 있어서, 상기 제1 식각 정지막 패턴은,
    상기 다수의 게이트 라인들을 포함한 상기 반도체 기판 상에 제1 식각 정지막을 형성하는 단계; 및
    상기 제1 식각 정지막을 식각하여 상기 콘택이 형성될 게이트 라인들 사이에 상기 제1 식각 정지막을 잔류시키는 단계를 포함하여 형성되는 반도체 소자의 제조 방법.
  22. 제 21 항에 있어서,
    상기 식각 공정은 에치백 공정으로 실시되는 반도체 소자의 제조 방법.
  23. 제 22 항에 있어서,
    상기 에치백 공정은 CH3F, CF4 및 Ar 가스의 혼합 가스를 반응 가스로 사용하거나 혹은 SF6, HBr, Cl2 및 O2 가스의 혼합 가스를 반응 가스로 사용하는 반도체 소자의 제조 방법.
  24. 제 20 항에 있어서,
    상기 제1 식각 정지막 패턴과 상기 층간 절연막 사이에 제2 식각 정지막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  25. 제 24 항에 있어서,
    상기 제1 식각 정지막 패턴은 상기 제2 식각 정지막보다 두껍게 형성되는 반도체 소자의 제조 방법.
  26. 제 25 항에 있어서,
    상기 제1 식각 정지막 패턴은 400 내지 800Å의 두께로 형성되는 반도체 소자의 제조 방법.
  27. 제 25 항에 있어서,
    상기 제2 식각 정지막은 50Å 이하의 두께로 형성되는 반도체 소자의 제조 방법.
  28. 제 15 항에 있어서, 상기 층간 절연막 형성 후,
    상기 층간 절연막 및 상기 식각 정지막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 내부에 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  29. 제 28 항에 있어서,
    상기 식각 정지막의 두꺼운 부분이 상기 콘택홀보다 넓게 형성되는 반도체 소자의 제조 방법.
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