KR100898674B1 - 반도체 소자의 제조 방법 - Google Patents

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KR100898674B1 KR1020060106601A KR20060106601A KR100898674B1 KR 100898674 B1 KR100898674 B1 KR 100898674B1 KR 1020060106601 A KR1020060106601 A KR 1020060106601A KR 20060106601 A KR20060106601 A KR 20060106601A KR 100898674 B1 KR100898674 B1 KR 100898674B1
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 액티브 영역을 한정하는 소자 분리막을 포함하는 반도체 기판 상부에 제1 스페이서를 형성하는 단계와, 상기 제1 스페이서의 일부를 제거하여 상기 액티브 영역의 일부가 노출되는 단계와, 상기 노출된 액티브 영역을 제거하여 제1 리세스를 형성하는 단계와, 상기 제1 스페이서를 제거하는 단계와, 상기 리세스를 포함하는 전체 구조 상부에 터널 산화막, 도전막을 형성하는 단계와, 상기 도전막을 포함하는 전체 구조상부에 제2 스페이서를 형성하는 단계와, 상기 제2 스페이서의 일부를 제거하여 상기 도전막의 일부가 노출되는 단계와, 상기 노출된 도전막을 제거하여 제2 리세스를 형성하는 단계와, 상기 제2 스페이서를 제거하는 단계 및 상기 도전막 상부에 유전체막과 콘트롤 게이트를 형성하는 단계를 포함하기 때문에, 균일하게 액티브 영역의 폭을 증가시킬 수 있고, 유전체막의 면적을 증가시킬 수 있으며 소자분리막에 리세스를 형성하여 인접하는 플로팅 게이트를 격리시킴으로써 플로팅 게이트간의 전기적 간섭 효과를 감소시킬 수 있다.
스페이서, 식각, 액티브 영역, 플로팅 게이트

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device}
도 1a 내지 도 1k는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판 12 : 버퍼 산화막
13 : 하드 마스크 14 : 소자 분리막
15 : 제1 스페이서 16 : 터널 산화막
17 : 폴리 실리콘막 18 : 제2 스페이서
19 : 유전체막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 커플링 비(coupling ratio)를 증가시켜 소자의 신뢰성을 향상시키고 간섭 효과(interference effect)를 줄일 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자, 그 중에서도 특히 플래시 메모리(flash memory) 소자의 경우 기술의 발전에 의해 점차 고집적화됨에 따라 플로팅 게이트(floating gate)의 높이와 면적이 점차 감소하게 된다. 이로 인하여 커플링 비가 줄어들어 플래시 메모리 셀의 프로그램 효율이 저하되고 인접 셀(cell) 간의 거리가 가까워져서 발생하는 간섭 효과가 커져서 워드 라인(word line)간의 프로그램 전압 분포가 커지는 어려움이 발생하고 있다.
본 발명은 스페이서를 이용하여 리세스를 형성함으로써 마스크 공정 없이 액티브 영역의 폭을 증가시킬 수 있고, 균일하게 플로팅 게이트의 면적을 증가시킬 수 있으며, 인접하는 플로팅 게이트 사이의 간섭 효과를 감소시킬 수 있는 반도체 소자의 제조 방법에 관한 기술이다.
본 발명에 실시예에 따른 반도체 소자의 제조 방법은, 액티브 영역을 한정하는 소자 분리막을 포함하는 반도체 기판 상부에 제1 스페이서를 형성하는 단계와, 상기 제1 스페이서의 일부를 제거하여 상기 액티브 영역의 일부가 노출되는 단계와, 상기 노출된 액티브 영역을 제거하여 제1 리세스를 형성하는 단계와, 상기 제1 스페이서를 제거하는 단계와, 상기 리세스를 포함하는 전체 구조 상부에 터널 산화막, 도전막을 형성하는 단계와, 상기 도전막을 포함하는 전체 구조상부에 제2 스페이서를 형성하는 단계와, 상기 제2 스페이서의 일부를 제거하여 상기 도전막의 일부가 노출되는 단계와, 상기 노출된 도전막을 제거하여 제2 리세스를 형성하는 단 계와, 상기 제2 스페이서를 제거하는 단계 및 상기 도전막 상부에 유전체막과 콘트롤 게이트를 형성하는 단계를 포함할 수 있다.
상기 제1 스페이서는 상기 소자 분리막 사이의 공간을 완전히 매립하지 않고 상기 소자 분리막의 형태가 유지될 수 있을 정도의 두께로 형성할 수 있다. 상기 제1 스페이서는 질화막으로 형성할 수 있다. 상기 제1 스페이서의 일부를 제거할 때에는 실리콘에 비해 질화막이 더욱 식각되는 식각 선택비를 가지는 조건에서 식각 공정을 실시할 수 있다. 상기 식각 공정은 CxFY, O2, Ar 가스의 혼합 가스를 이용할 수 있다.
상기 제1 리세스는 질화막 또는 산화막에 비해 실리콘이 더욱 식각되는 식각 선택비를 가지는 조건에서 식각 공정을 실시하여 형성할 수 있다. 상기 식각 공정은 Cl2, HBr 가스의 혼합 가스를 이용할 수 있다. 상기 제1 스페이서는 NH4와 HF의 혼합용액 또는 H3PO4 용액을 이용한 습식 식각으로 제거할 수 있다.
상기 제2 스페이서는 상기 소자 분리막 사이의 공간을 완전히 매립하지 않고 상기 소자 분리막의 형태가 유지될 수 있을 정도의 두께로 형성할 수 있다. 상기 제2 스페이서는 산화막으로 형성할 수 있다. 상기 제2 리세스는 질화막 또는 산화막에 비해 실리콘이 더욱 식각되는 식각 선택비를 가지는 조건에서 식각 공정을 실시하여 형성할 수 있다. 상기 식각 공정은 Cl2, HBr 가스의 혼합 가스를 이용할 수 있다.
상기 제2 스페이서를 제거할 때 상기 소자 분리막 상부도 제거될 수 있다. 상기 식각 공정은 상기 식각 공정은 NH4F 용액과 HF 용액의 혼합 용액 또는 H2SO4 용액과 H2O2용액의 혼합 용액을 이용하여 실시할 수 있다.
상기 도전막은 폴리 실리콘으로 형성할 수 있다. 상기 도전막의 상부는 상기 소자 분리막의 상부보다 낮게 형성될 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 액티브 영역을 한정하는 소자 분리막을 포함하는 반도체 기판 상부에 제1 스페이서를 형성하는 단계와, 상기 제1 스페이서의 일부를 제거하여 상기 액티브 영역의 일부가 노출되는 단계와, 상기 노출된 액티브 영역을 제거하여 제1 리세스를 형성하는 단계와, 상기 제1 스페이서를 제거하는 단계와, 상기 리세스를 포함하는 전체 구조 상부에 터널 산화막, 도전막을 형성하는 단계와, 상기 도전막을 포함하는 전체 구조상부에 제2 스페이서를 형성하는 단계와, 상기 제2 스페이서의 일부를 제거하여 상기 도전막의 일부가 노출되는 단계와, 상기 노출된 도전막을 제거하여 제2 리세스를 형성하는 단계와, 상기 제2 스페이서를 제거하는 단계와, 상기 도전막 상부에 제3 스페이서를 형성하는 단계와, 상기 제3 스페이서의 일부를 제거하여 상기 소자 분리막의 일부가 노출되는 단계와, 상기 노출된 소자 분리막을 제거하여 제3 리세스를 형성하는 단계와, 상기 제3 스페이서를 제거하는 단계 및 상기 도전막 상부에 유전체막과 콘트롤 게이트를 형성하는 단계를 포함할 수 있다.
상기 제3 스페이서는 질화막으로 형성할 수 있다. 상기 제3 리세스는 질화막에 비해 산화막이 더욱 식각되는 식각 선택비를 가지는 식각 공정으로 형성될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1k는 본 발명의 바람직한 실시예를 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 액티브 영역(active region)을 포함하는 반도체 기판(11)의 상부에 버퍼 산화막(12)과 하드 마스크(hard mask; 13)를 형성한다. 바람직하게는 하드 마스크(13)는 질화막으로 형성할 수 있다.
그리고 마스크(도시하지 않음)를 이용한 식각 공정을 실시하여 하드 마스크(13), 버퍼 산화막(12) 및 반도체 기판(11)의 일부를 제거하여 트렌치(trench)를 형성하는 아이솔레이션(isolation) 공정을 실시한다.
도 1b를 참조하면, 상기 트렌치를 포함하는 전체 구조 상부에 절연막을 형성하여 상기 트렌치를 상기 절연막으로 매립한다. 그리고 상기 절연막 표면에 대해 화학 기계적 연마(Chemical Mechanical Polishing; CMP)를 실시하여 소자 분리막(14)을 형성한다. 이때 하드 마스크(13)가 식각 정지막이 될 수 있다.
도 1c를 참조하면, 하드 마스크(13; 도 1b 참조)와 버퍼 산화막(12; 도 1b 참조)을 제거한다. 하드 마스크(13)를 제거할 때에는 NH4와 HF의 혼합용액 또는 H3PO4 용액을 이용한 습식 식각으로 제거할 수 있다.
이후에 소자 분리막(14)을 포함하는 전체 구조 상부에 제1 스페이서(15)를 형성한다. 제1 스페이서(15)는 소자 분리막(14) 사이의 공간을 완전히 매립하지 않고 소자 분리막(14)의 형태가 유지될 수 있을 정도의 두께로 형성한다. 바람직하게 제1 스페이서(15)는 질화막으로 형성될 수 있다.
도 1d를 참조하면, 제1 스페이서(15)의 일부를 제거하는 식각 공정을 실시한다. 바람직하게는 상기 식각 공정은 이방성 식각 공정으로 실시할 수 있다. 이때 소자 분리막(14)의 측벽에만 제1 스페이서(15)가 잔류하며, 반도체 기판(11)의 상기 액티브 영역이 노출된다. 제1 스페이서(15)에 대한 식각 공정은 실리콘에 비해 질화막이 더욱 식각되는 식각 선택비를 가지는 조건에서 실시하여, 식각 공정 중에 반도체 기판(11)이 손실되는 것을 방지할 수 있다. 바람직하게는 제1 스페이서(15)에 대한 식각 공정은 CxFY, O2, Ar 가스의 혼합 가스를 이용할 수 있다.
이어서, 제1 스페이서(15)를 식각 마스크로 사용하여 반도체 기판(11)의 상기 액티브 영역의 일부를 제거하여 리세스를 형성한다. 반도체 기판(11)에 대한 식각 공정은 질화막 또는 산화막에 비해 실리콘이 더욱 식각되는 식각 선택비를 가지 는 조건에서 실시한다. 이로 인하여 별도의 하드 마스크를 이용한 공정 없이 균일하게 액티브 영역의 폭을 증가시킬 수 있다. 바람직하게는 반도체 기판(11)에 대한 식각 공정은 Cl2, HBr 가스의 혼합 가스를 이용할 수 있다.
도 1e를 참조하면, 제1 스페이서(15; 도 1d 참조)를 제거한다. 제1 스페이서(15)를 제거할 때에는 NH4와 HF의 혼합용액 또는 H3PO4 용액을 이용한 습식 식각으로 제거할 수 있다. 그리고 상기 액티브 영역의 리세스를 포함하는 전체 구조 상부에 터널 산화막(16)을 형성한다.
도 1f를 참조하면, 터널 산화막(16) 상부에 플로팅 게이트용 폴리 실리콘막(17)을 형성한다.
도 1g를 참조하면, 터널 산화막(16)에 비해 폴리 실리콘막(17)의 식각율이 더욱 빠른 식각 조건에서 전면 식각 공정을 실시하여, 폴리 실리콘막(17)을 에치백(etch back)한다. 바람직하게는, 폴리 실리콘막(17)의 상부는 소자 분리막(14)의 상부보다 낮게 형성되도록 한다.
도 1h를 참조하면, 폴리 실리콘막(17)을 포함하는 전체 구조 상부에 제2 스페이서(18)를 형성한다. 제2 스페이서(18)는 소자 분리막(14) 사이의 공간을 완전히 매립하지 않고 소자 분리막(14)과 터널 산화막(16)의 형태가 유지될 수 있을 정도의 두께로 형성한다. 바람직하게 제2 스페이서(18)는 산화막으로 형성될 수 있다.
도 1i를 참조하면, 제2 스페이서(18)의 일부를 제거하는 식각 공정을 실시한 다. 바람직하게는 상기 식각 공정은 이방성 식각공정 일 수 있다. 이때 소자 분리막(14)의 측벽에만 제2 스페이서(18)가 잔류하며, 폴리 실리콘막(17)의 상부, 특히 중심부가 노출된다.
이어서, 제2 스페이서(18)를 식각 마스크로 사용하여 폴리 실리콘막(17)의 노출된 영역의 일부를 제거하여 리세스를 형성한다. 폴리 실리콘막(17)에 대한 식각 공정은 질화막 또는 산화막에 비해 실리콘이 더욱 식각되는 식각 선택비를 가지는 조건에서 실시한다. 이로 인하여 별도의 하드 마스크를 이용한 공정 없이 균일하게 플로팅 게이트의 면적을 증가시킬 수 있어 이후 공정에서 폴리 실리콘막(17) 상부에 형성되는 유전체막의 면적을 증가시킬 수 있다. 바람직하게는 폴리 실리콘막(17)에 대한 식각 공정은 Cl2, HBr 가스의 혼합 가스를 이용할 수 있다.
도 1j를 참조하면, 소자 분리막(14)의 상부 및 제2 스페이서(18)를 제거하는 산화막 식각 공정을 진행한다. 소자 분리막(14)의 상부는 상기 액티브 영역보다 200Å 이상 높게 형성되도록 식각 공정을 실시한다. 상기 식각 공정은 NH4F 용액과 HF 용액의 혼합 용액 또는 H2SO4 용액과 H2O2용액의 혼합 용액을 이용하여 실시할 수 있다.
도 1k를 참조하면, 폴리 실리콘막(17)을 포함하는 전체 구조 상부에 유전체막(19)을 형성한다. 유전체막(19)은 통상의 ONO(Oxide/Nitride/Oxide) 구조일 수 있다. 이후에, 도시하지는 않았지만 유전체막(19) 상부에 콘트롤 게이트(도시하지 않음), 전극 등을 형성하고 식각하여 셀을 형성한다. 바람직하게는, 상기에서 설명 한 실시예는 단일 레벨 셀(Single level Cell; SLC)을 형성할 때 적용할 수 있다.
도 2a 내지 도 2d는 본 발명의 다른 실시예를 설명하기 위하여 도시한 소자의 단면도이다.
도 2a를 참조하면, 액티브 영역(active region)을 포함하는 반도체 기판(21)의 상부에 버퍼 산화막(도시하지 않음)과 하드 마스크(도시하지 않음)를 형성한다. 바람직하게는 상기 하드 마스크는 질화막으로 형성할 수 있다.
그리고 마스크(도시하지 않음)를 이용한 식각 공정을 실시하여 상기 하드 마스크, 상기 버퍼 산화막 및 반도체 기판(21)의 일부를 제거하여 트렌치(trench)를 형성하는 아이솔레이션(isolation) 공정을 실시한다.
상기 트렌치를 포함하는 전체 구조 상부에 절연막을 형성하여 상기 트렌치를 상기 절연막으로 매립한다. 그리고 상기 절연막 표면에 대해 화학 기계적 연마(Chemical Mechanical Polishing; CMP)를 실시하여 소자 분리막(24)을 형성한다. 이때 상기 하드 마스크가 식각 정지막이 될 수 있다. 상기 하드 마스크와 상기 버퍼 산화막을 제거한다. 상기 하드 마스크를 제거할 때에는 NH4와 HF의 혼합용액 또는 H3PO4 용액을 이용한 습식 식각으로 제거할 수 있다.
이후에 소자 분리막(24)을 포함하는 전체 구조 상부에 제1 스페이서(도시하지 않음)를 형성한다. 상기 제1 스페이서는 소자 분리막(24) 사이의 공간을 완전히 매립하지 않고 소자 분리막(24)의 형태가 유지될 수 있을 정도의 두께로 형성한다. 바람직하게 상기 제1 스페이서는 질화막으로 형성될 수 있다.
그리고 상기 제1 스페이서의 일부를 제거하는 식각 공정을 실시한다. 바람직하게는 상기 식각 공정은 이방성 식각 공정으로 실시할 수 있다. 이때 소자 분리막(14)의 측벽에만 상기 제1 스페이서가 잔류하고, 반도체 기판(21)의 상기 액티브 영역이 노출된다. 상기 제1 스페이서에 대한 식각 공정은 실리콘에 비해 질화막이 더욱 식각되는 식각 선택비를 가지는 조건에서 실시하여, 식각 공정 중에 반도체 기판(21)이 손실되는 것을 방지할 수 있다. 바람직하게는 상기 제1 스페이서에 대한 식각 공정은 CxFY, O2, Ar 가스의 혼합 가스를 이용할 수 있다.
이어서, 상기 제1 스페이서를 식각 마스크로 사용하여 반도체 기판(21)의 상기 액티브 영역의 일부를 제거하여 리세스를 형성한다. 반도체 기판(21)에 대한 식각 공정은 질화막 또는 산화막에 비해 실리콘이 더욱 식각되는 식각 선택비를 가지는 조건에서 실시한다. 이로 인하여 별도의 하드 마스크를 이용한 공정 없이 균일하게 액티브 영역의 폭을 증가시킬 수 있다. 바람직하게는 반도체 기판(21)에 대한 식각 공정은 Cl2, HBr 가스의 혼합 가스를 이용할 수 있다.
그리고 상기 제1 스페이서를 NH4와 HF의 혼합용액 또는 H3PO4 용액을 이용한 습식 식각으로 제거한다. 그리고 상기 액티브 영역의 리세스를 포함하는 전체 구조 상부에 터널 산화막(26)을 형성한다.
이후에, 터널 산화막(26) 상부에 플로팅 게이트용 폴리 실리콘막(27)을 형성하고 산화막에 비해 폴리 실리콘의 식각율이 더욱 빠른 식각 조건에서 전면 식각 공정을 실시하여, 폴리 실리콘막(27)을 에치백(etch back)한다. 바람직하게는, 폴 리 실리콘막(27)의 상부는 소자 분리막(24)의 상부보다 낮게 형성되도록 한다.
이후에 폴리 실리콘막(27)을 포함하는 전체 구조 상부에 제2 스페이서를 형성한다. 상기 제2 스페이서는 소자 분리막(24) 사이의 공간을 완전히 매립하지 않고 소자 분리막(24)과 터널 산화막(26)의 형태가 유지될 수 있을 정도의 두께로 형성한다. 바람직하게 상기 제2 스페이서는 산화막으로 형성될 수 있다. 그리고 상기 제2 스페이서의 일부를 제거하는 식각 공정을 실시한다. 바람직하게는 상기 식각 공정은 이방성 식각 공정일 수 있다. 이때 소자 분리막(24)의 측벽에만 상기 제2 스페이서가 잔류하며, 폴리 실리콘막(27)의 상부, 특히 중심부가 노출된다.
이어서, 상기 제2 스페이서를 식각 마스크로 사용하여 폴리 실리콘막(27)의 노출된 영역의 일부를 제거하여 리세스를 형성한다. 폴리 실리콘막(27)에 대한 식각 공정은 질화막 또는 산화막에 비해 실리콘이 더욱 식각되는 식각 선택비를 가지는 조건에서 실시한다. 이로 인하여 별도의 하드 마스크를 이용한 공정 없이 균일하게 플로팅 게이트의 면적을 증가시킬 수 있어 이후 공정에서 폴리 실리콘막(27) 상부에 형성되는 유전체막의 면적을 증가시킬 수 있다. 바람직하게는 폴리 실리콘막(27)에 대한 식각 공정은 Cl2, HBr 가스의 혼합 가스를 이용할 수 있다. 그리고 소자 분리막(24)의 상부 및 상기 제2 스페이서를 제거하는 산화막 식각 공정을 진행한다. 소자 분리막(24)의 상부는 상기 액티브 영역보다 300Å 이상 높게 형성되도록 식각 공정을 실시한다. 상기 식각 공정은 NH4F 용액과 HF 용액의 혼합 용액 또는 H2SO4 용액과 H2O2용액의 혼합 용액을 이용하여 실시할 수 있다.
이어서 폴리 실리콘막(27)을 포함하는 전체 구조 상부에 제3 스페이서(30)를 형성한다. 바람직하게는 제3 스페이서(30)는 질화막일 수 있다.
도 2b를 참조하면, 제3 스페이서(30)의 일부를 제거하는 식각 공정을 실시한다. 바람직하게는 상기 식각 공정은 이방성 식각 공정일 수 있다. 이때 폴리 실리콘막(27)의 형상으로 인하여 소자 분리막(24)의 상부면에 형성된 제3 스페이서(30)가 제거되어 소자 분리막(24)의 상부면, 특히 중심부가 노출될 수 있다.
이어서, 제3 스페이서(30)를 식각 마스크로 사용하는 식각 공정으로 소자 분리막(24)의 노출된 영역의 일부를 제거하여 상기 액티브 영역의 아래까지 리세스를 형성한다. 상기 리세스는 인접하는 플로팅 게이트를 격리시킴으로써 플로팅 게이트간의 전기적 간섭 효과를 감소시킬 수 있다. 소자 분리막(24)에 대한 식각 공정은 질화막에 비해 산화막이 더욱 식각되는 식각 선택비를 가지는 조건에서 실시한다.
도 2c를 참조하면, 제3 스페이서(30; 도 2b 참조)를 제거한다. 제3 스페이서(30)는 NH4와 HF의 혼합용액 또는 H3PO4의 용액을 이용한 습식 식각공정으로 제거할 수 있다. 그리고 소자 분리막(24)의 상부는 상기 액티브 영역보다 200Å 이상 높게 형성되도록 식각 공정을 실시한다.
도 2d를 참조하면, 폴리 실리콘막(27)을 포함하는 전체 구조 상부에 유전체막(31)을 형성한다. 유전체막(31)은 통상의 ONO(Oxide/Nitride/Oxide) 구조일 수 있다. 이후에, 도시하지는 않았지만 유전체막(31) 상부에 콘트롤 게이트(도시하지 않음), 전극 등을 형성하고 식각하여 셀을 형성한다. 바람직하게는, 상기에서 설명 한 실시예는 멀티 레벨 셀(Multi level Cell; MLC)을 형성할 때 적용할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에 따르면, 별도의 하드 마스크를 이용한 공정 없이 균일하게 액티브 영역의 폭을 증가시킬 수 있고, 균일하게 플로팅 게이트의 면적을 증가시킬 수 있어 유전체막의 면적을 증가시킬 수 있다. 또한 소자분리막에 리세스를 형성하여 인접하는 플로팅 게이트를 격리시킴으로써 플로팅 게이트간의 전기적 간섭 효과를 감소시킬 수 있다.

Claims (20)

  1. 액티브 영역을 한정하는 소자 분리막을 포함하는 반도체 기판 상부에 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서의 일부를 제거하여 상기 액티브 영역의 일부가 노출되는 단계;
    상기 노출된 액티브 영역을 제거하여 제1 리세스를 형성하는 단계;
    상기 제1 스페이서를 제거하는 단계;
    상기 리세스를 포함하는 전체 구조 상부에 터널 산화막, 도전막을 형성하는 단계;
    상기 도전막을 포함하는 전체 구조상부에 제2 스페이서를 형성하는 단계;
    상기 제2 스페이서의 일부를 제거하여 상기 도전막의 일부가 노출되는 단계;
    상기 노출된 도전막을 제거하여 제2 리세스를 형성하는 단계;
    상기 제2 스페이서를 제거하는 단계; 및
    상기 도전막 상부에 유전체막과 콘트롤 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 스페이서는 상기 소자 분리막 사이의 공간을 완전히 매립하지 않고 상기 소자 분리막의 형태가 유지될 수 있을 정도의 두께로 형성하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 스페이서는 질화막으로 형성하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 스페이서의 일부를 제거할 때에는 실리콘에 비해 질화막이 더욱 식각되는 식각 선택비를 가지는 조건에서 식각 공정을 실시하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 식각 공정은 C 원소와 F 원소가 결합된 가스, O2, Ar 가스의 혼합 가스를 이용하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 리세스는 질화막 또는 산화막에 비해 실리콘이 더욱 식각되는 식각 선택비를 가지는 조건에서 식각 공정을 실시하여 형성하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 식각 공정은 Cl2, HBr 가스의 혼합 가스를 이용하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 스페이서는 NH4와 HF의 혼합용액 또는 H3PO4 용액을 이용한 습식 식각으로 제거하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제2 스페이서는 상기 소자 분리막 사이의 공간을 완전히 매립하지 않고 상기 소자 분리막의 형태가 유지될 수 있을 정도의 두께로 형성하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 제2 스페이서는 산화막으로 형성하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 제2 리세스는 질화막 또는 산화막에 비해 실리콘이 더욱 식각되는 식각 선택비를 가지는 조건에서 식각 공정을 실시하여 형성하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 식각 공정은 Cl2, HBr 가스의 혼합 가스를 이용하는 반도체 소자의 제조 방법.
  13. 제1항에 있어서,
    상기 제2 스페이서를 제거할 때 상기 소자 분리막 상부도 제거되는 식각 공정을 실시하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 식각 공정은 NH4F 용액과 HF 용액의 혼합 용액 또는 H2SO4 용액과 H2O2용액의 혼합 용액을 이용하여 실시하는 반도체 소자의 제조 방법.
  15. 제1항에 있어서,
    상기 도전막은 폴리 실리콘으로 형성하는 반도체 소자의 제조 방법.
  16. 제1항에 있어서,
    상기 도전막의 상부는 상기 소자 분리막의 상부보다 낮게 형성되는 반도체 소자의 제조 방법.
  17. 액티브 영역을 한정하는 소자 분리막을 포함하는 반도체 기판 상부에 제1 스 페이서를 형성하는 단계;
    상기 제1 스페이서의 일부를 제거하여 상기 액티브 영역의 일부가 노출되는 단계;
    상기 노출된 액티브 영역을 제거하여 제1 리세스를 형성하는 단계;
    상기 제1 스페이서를 제거하는 단계;
    상기 리세스를 포함하는 전체 구조 상부에 터널 산화막, 도전막을 형성하는 단계;
    상기 도전막을 포함하는 전체 구조상부에 제2 스페이서를 형성하는 단계;
    상기 제2 스페이서의 일부를 제거하여 상기 도전막의 일부가 노출되는 단계;
    상기 노출된 도전막을 제거하여 제2 리세스를 형성하는 단계;
    상기 제2 스페이서를 제거하는 단계;
    상기 도전막 상부에 제3 스페이서를 형성하는 단계;
    상기 제3 스페이서의 일부를 제거하여 상기 소자 분리막의 일부가 노출되는 단계;
    상기 노출된 소자 분리막을 제거하여 제3 리세스를 형성하는 단계;
    상기 제3 스페이서를 제거하는 단계; 및
    상기 도전막 상부에 유전체막과 콘트롤 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 제3 스페이서는 질화막으로 형성하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 제3 리세스는 질화막에 비해 산화막이 더욱 식각되는 식각 선택비를 가지는 식각 공정으로 형성되는 반도체 소자의 제조 방법.
  20. 제17항에 있어서,
    상기 제3 스페이서는 NH4와 HF의 혼합용액 또는 H3PO4의 용액을 이용한 습식 식각으로 제거하는 반도체 소자의 제조 방법.
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