KR100709468B1 - 플래시 메모리 소자의 플로팅 게이트 형성방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 플로팅 게이트 형성방법에 관한 것으로, 본 발명은 플로팅 게이트의 제1 도전막을 두껍게 증착한 후 그 양측벽에 스페이서 형태로 제2 도전막을 형성하여 플로팅 게이트를 형성한다. 따라서, 본 발명에서는 플로팅 게이트를 형성하기 위한 제2 도전막 패터닝공정을 스킵(skip)하여 포토리소그래피(photolithography) 공정의 한계와 고집적화에 따라 발생되는 미스 얼라인(misalign)을 방지할 수 있다.
플래시 메모리 소자, 플로팅 게이트
Description
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 게이트 유전막
12 : 제1 도전막 13 : 보호층
14 : 포토레지스트 패턴 15 : 트렌치
16 : HDP 산화막 17 : 제2 도전막
18 : 플로팅 게이트
본 발명은 플래시 메모리 소자의 플로팅 게이트 형성방법에 관한 것으로, 특히 SA-STI(Self Align Shallow Trench Isolation) 공정을 이용한 플로팅 게이트 형성공정시 포토리소그래피 공정의 한계에 따라 발생되는 정렬 문제(즉, 미스 얼라인(misalign))를 방지할 수 있는 플래시 메모리 소자의 플로팅 게이트 형성방법에 관 한 것이다.
최근, 0.09㎛ 및 0.15㎛ 테크놀로지(technology)급 1기가(giga) 낸드 플래시 메모리 소자에서 소자를 분리시키기 위한 스킴(scheme)은 게이트 유전막(또는, 터널 산화막)의 질을 확보하기 위해서 플로팅 게이트의 일부가 되는 얇은 폴리 실리콘막을 사용하여 하부 게이트 전극 프로파일(profile)을 먼저 정의한 후 분리 공정을 실시하는 SA-STI(Self Aligned Shallow Trench Isolation) 공정이 널리 사용되고 있다.
일반적으로 SA-STI 공정은 하기와 같은 단계로 이루어진다. 우선, 반도체 기판 상에 게이트 유전막으로 사용되는 산화막(또는, 질화막)을 형성한 후 그 상부에 플로팅 게이트의 하부층인 폴리 실리콘막(이하, '제1 폴리 실리콘막'이라 함)을 증착한다. 그런 다음, 제1 폴리 실리콘막 상부에 보호용 질화막을 증착한 후 포토리소그래피(photolithography) 공정을 이용한 식각공정을 실시하여 트렌치(trench)를 형성한다. 그런 다음, HDP(High Density Plasma) 산화막을 이용하여 상기 트렌치를 매립한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 소자 분리막을 정의한다. 그런 다음, 습식식각공정을 이용하여 소자 분리막의 높이를 조절한 후 질화막을 제거한 후 플로팅 게이트의 상부층인 폴리 실리콘막(이하, '제2 폴리 실리콘막'이라 함)을 증착한다. 그런 다음, 포토리소그래피 공정을 이용한 식각공정을 실시하여 상기 제2 폴리 실리콘막을 패터닝하여 플로팅 게이트를 정의하는 과정으로 이루어진다.
이러한 SA-STI 공정에서는 전술한 바와 같이 소자 분리막 형성 전에 게이트 유전막을 먼저 형성하기 때문에 기존의 모트(moat) 발생에 의한 게이트 유전막의 열화를 방지할 수 있다. 더욱이, 소자 분리막이 형성된 후 제1 폴리 실리콘막 상부에 플로팅 게이트의 상부층인 제2 폴리 실리콘막을 증착하여 플로팅 게이트의 상부 표면적을 증가시킬 수 있다. 이로써, 기존의 코드(code) 플래시 메모리 소자나 데이터(data) 플래시 메모리 소자에서의 커플링 비(coupling ratio)를 그대로 확보할 수 있는 장점이 있다.
그러나, 0.09㎛ 및 0.15㎛ 테크놀로지급 이상의 1기가 및 2기가 낸드 플래시 메모리 소자에 종래의 SA-STI 공정을 적용할 경우에는 액티브(active) 영역과 필드(field) 영역(소자 분리막이 형성되는 영역)의 피치(pitch) 크기의 축소 비율은 높일 수 있으나, 플로팅 게이트의 커플링 비(coupling ratio)를 개선시키기 위한 게이트 라인 및 스페이스(space) 임계치수(Crytical Demension, CD)는 작아지게 된다. 이에 따라, 2번에 걸친 마스크 공정(포토리소그래피 공정)을 진행하는 종래의 SA-STI 공정을 적용하여 플로팅 게이트를 형성하는 경우 정렬 문제에 있어서 큰 어려움이 발생된다. 특히, 제2 폴리 실리콘막의 패터닝 공정시 정렬 문제가 더욱 크게 발생된다. 더욱이, 현재의 포토리소그래피 공정 기술로는 소자 분리막과 플로팅 게이트 패터닝 공정시 오버레이 마진(overlay margin)이 급격하게 감소하게 되어 공정상의 어려움은 더욱 커지게 된다. 또한, 플로팅 게이트의 상부 표면적 확보를 위하여 제2 폴리 실리콘막의 두께를 증가시켜야 하나, 종래의 SA-STI 공정을 적용할 경우에는 후속 컨트롤 게이트 식각 공정의 잔류물로 인한 브릿지 마진(bridge margin)을 확보하기 위해서 제2 폴리 실리콘막의 두께를 증가시키는데 한계가 있 다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 하기와 같은 목적들이 있다.
먼저, 본 발명은 SA-STI 공정을 이용한 플로팅 게이트 형성공정시 포토리소그래피 공정의 한계에 따라 발생되는 정렬 문제(즉, 미스 얼라인(misalign))를 방지할 수 있는 플래시 메모리 소자의 플로팅 게이트 형성방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 메모리 셀의 면적 축소에 따른 플로팅 게이트의 표면적 감소에 의해 커플링 비가 감소하여 소자의 전기적 신뢰성이 열화되는 것을 방지할 수 있는 플래시 메모리 소자의 플로팅 게이트 형성방법을 제공하는데 다른 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 반도체 기판 상에 게이트 유전막을 형성하는 단계와, 상기 게이트 유전막 상에 플로팅 게이트용 제1 도전막을 증착하는 단계와, 상기 제1 도전막 상에 보호층을 형성하는 단계와, 상기 보호층, 상기 제1 도전막, 상기 게이트 유전막 및 상기 반도체 기판의 일부를 패터닝하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 소자 분리막용 절연막을 증착하는 단계와, 상기 보호층을 식각 정지층으로 이용한 평탄화 공정을 실시하여 상기 보호층을 노출시키는 단계와, 상기 보호층을 제거하여 상기 제1 도전막 의 상부를 노출시키는 단계와, 상기 제1 도전막 양측벽의 일부가 노출되도록 상기 소자 분리막용 절연막을 리세스시키는 단계와, 노출되는 상기 제1 도전막의 양측벽에 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 플로팅 게이트 형성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 이하에서 설명되는 동일한 참조번호는 동일한 기능을 수행하는 동일 요소이다.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성방법을 설명하기 위하여 도시한 단면도들이다. 이하에서, 개시되는 '상' 또는 '상부'는 해당 층의 상 또는 상부이거나, 소정의 층이 개재된 상 또는 상부일 수 있다.
도 1을 참조하면, 전처리 세정공정에 의해 세정된 반도체 기판(10)이 제공된다. 상기 전처리 세정공정은 DHF(Diluted HF)로 세정한 후 SC-1(NH4OH/H2O2/H
2O)로 실시되거나, BOE(Buffer Oxide Etchant)로 세정한 후 SC-1로 순차적으로 실시될 수 있다.
그런 다음, 웰(well) 형성용 이온주입공정과 문턱전압 조절용 이온주입공정 이 실시된다. 상기 이온주입공정들을 실시하기 전에 반도체 기판(10) 상에는 희생 산화막(sacrificial oxide; 미도시)이 증착되고, 그리고, 이 희생 산화막을 스크린 산화막(screen oxide)으로 이용하여 이온주입공정을 실시한다. 이로써, 반도체 기판(10)에는 웰 영역(미도시)이 형성된다. 여기서, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
그런 다음, 반도체 기판(10) 상에는 게이트 유전막(또는, 터널 산화막)(11)이 형성된다. 게이트 유전막(11)은 습식산화공정으로 750℃ 내지 800℃의 온도범위 내에서 실시할 수 있다.
그런 다음, 반도체 기판(10) 계면과의 결함밀도를 최소화시키기 위한 일환으로 반도체 기판(10) 상에 형성된 게이트 유전막(11)에 대하여 900℃ 내지 910℃의 온도범위 내에서 N2 가스를 이용한 어닐공정을 20분 내지 30분 동안 실시할 수도 있다.
그런 다음, 게이트 유전막(11) 상에 플로팅 게이트로 기능하는 도전막(12)(이하, '제1 도전막'이라 함)을 증착한다. 이때, 제1 도전막(12)은 표면적 확보에 따른 커플링 비를 개선하고, 후속 게이트 전극(즉, 컨트롤 게이트)(미도시) 식각 공정에서 인접한 플로팅 게이트 간의 브릿지를 개선하기 위하여 비교적 두껍게 증착한다. 바람직하게는 500Å 내지 3000Å의 두께로 증착한다. 예컨대, 제1 도전막(12)은 산화 저항성이 낮은 언도프트(undoped) 비정질 실리콘막으로 증착할 수 있다. 이 경우, 480℃ 내지 550℃의 온도 범위내에서 0.1torr 내지 0.3torr의 낮은 압력으로 증착한다. 또한, 제1 도전막(12)은 도핑 농도가 낮은 저농도 도프트(doped) 비정질 실리콘막으로 증착할 수 있다. 이 경우, 도프트 비정질 실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 SiH4 또는 Si2H6와 PH3 가스를 이용하여 480℃ 내지 550℃의 온도 범위내에서 0.1torr 내지 0.3torr의 낮은 압력으로 증착한다.
그런 다음, 제1 도전막(12) 상에 보호층(13)을 증착한다. 이때, 보호층(13)은 질화막으로 형성하는 것이 바람직하며, 후속 CMP(Chemical Mechanical Polishing) 공정시 리세스(recess)되는 정도를 고려하여 충분히 두껍게 증착하는 것이 바람직하다. 이러한 보호층(13)은 CMP 공정시 제1 도전막(12)을 보호하는 기능을 수행한다.
도 2를 참조하면, 보호층(13) 상에 포토레지스트(photoresist)를 도포한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(photoresist pattern, 14)을 형성한다. 이때, 포토레지스트 패턴(14)은 딥(deep) 자외선(UV) 포토레지스트막을 이용하여 3500Å 내지 7500Å의 두께로 형성된다.
그런 다음, 포토레지스트 패턴(14)을 이용한 식각공정을 실시하여 보호층(13), 제1 도전막(12), 게이트 유전막(11) 및 반도체 기판(10)의 일부를 식각하여 트렌치(trench, 15)를 형성한다. 이로써, 필드 영역(field)과 활성 영역(active)이 정의된다. 이때, 식각공정은 RIE(Reactive Ion beam Etching) 또는 MERIE( Magnetically Enhanced RIE) 타입(type)의 식각장비(echer)를 이용하여 실시되고, 식각 공정시 낮은 포토레지스트 선택율을 갖도록 Cl2와 O2 용액을 1:1 내지 3:1로 혼합하여 사용한다. 또한, 식각공정시 물리적인 반응에 의한 스퍼터(sputter) 효과를 얻기 위하여 바이어스 파워(bias power)는 150W 내지 400W(최고 파워는 300W 내지 400W 범위 이내)를 인가하고, 압력은 적어도 5mT 이상으로 인가한다. 또한, 식각공정시 트렌치(15)의 내측벽 프로파일 앵글(profile angle)은 40°내지 80°가 되도록 한다.
한편, 트렌치(15)를 형성하기 위한 식각공정은 하드 마스크(hard mask) 스킴을 이용하는 것이 아니라, 포토레지스트 패턴 만을 이용하기 때문에 인접한 플로팅 게이트 간의 간격, 즉 임계치수를 0.04㎛ 내지 0.013㎛ 까지 유지할 수 있도록 미세 패턴하는 것이 가능하다.
그런 다음, 식각공정시 제1 도전막(12) 및 트렌치(14)의 손상을 보상하기 위하여 전체 구조 상부에 대해 어닐(anneal)공정을 실시할 수도 있다. 또한, RF 스퍼터 공정시 챔버의 파티클(particle)에 의한 결점을 제거하기 위하여 스크러버(scrubber) 공정을 실시할 수 있다. 이러한 스크러버 공정을 통해 드랍(drop)성 파티클에 의한 결점을 최소화시킬 수 있다.
그런 다음, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(14)을 제거한다.
도 3을 참조하면, 트렌치(도 2의 '15' 참조)가 완전히 매립되도록 트렌치 (15)를 포함하는 전체 구조 상부에 소자 분리막용 절연막으로 HDP(High Density Plasma) 산화막(16)을 증착한다. 예컨대, HDP 산화막(16)은 4000Å 내지 10000Å 정도의 두께로 증착한다.
도 4를 참조하면, 보호층(13)을 식각 정지층으로 이용한 CMP(Chemical Mechanical Polishing) 공정을 실시하여 HDP 산화막(16)이 형성된 전체 구조 상부를 평탄화한다. 이로써, 평탄화되는 전체 구조 상부는 전면에 걸쳐 균일한 EFH(Effective Fox Height)를 갖게 된다.
도 5를 참조하면, 습식식각방식으로 식각공정을 실시하여 선택적으로 보호층(도 4의 '13' 참조)을 제거한다. 이때, 식각공정시 식각용액으로는 인산(H3PO4)이 사용된다.
도 6을 참조하면, 습식식각 또는 건식식각으로 식각공정을 실시하여 제1 도전막(12)의 양측벽의 일부가 노출되도록 선택적으로 HDP 산화막(16)을 리세스(recess)시킨다.
도 7을 참조하면, 일부가 리세스된 HDP 산화막(16)을 포함하는 전체 구조 상부에 플로팅 게이트로 기능하는 도전막(17)(이하, '제2 도전막'이라 함)을 증착한다. 이때, 제2 도전막(17)은 제1 도전막(12)과 동일한 물질을 이용하여 증착할 수 있다.
도 8을 참조하면, 제2 도전막(17)에 대해 블랭켓(blanket) 또는 에치백(etch back) 공정을 이용한 식각공정을 실시하여 제1 도전막(12)의 노출되는 양측벽에 스 페이서를 형성한다. 이로써, 제1 도전막(12)과 제2 도전막(17)으로 이루어진 플로팅 게이트(18)가 형성된다. 따라서, 플로팅 게이트(18)의 표면적은 제1 도전막(12)의 양측벽에 형성된 스페이서의 두께만큼 증가하게 되어 그 만큼 커플링 비를 증가시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 플로팅 게이트의 제1 도전막을 두껍게 증착한 후 그 양측벽에 스페이서 형태로 제2 도전막을 형성하여 플로팅 게이트를 형성함으로써, 플로팅 게이트를 형성하기 위한 제2 도전막 패터닝공정을 스킵(skip)하여 포토리소그래피 공정의 한계와 고집적화에 따라 발생되는 미스 얼라인을 방지할 수 있다.
또한, 본 발명에 의하면, 제1 도전막의 양측벽에 제2 도전막을 형성하여 플로팅 게이트를 형성함으로써, 제1 도전막의 양측벽에 형성된 제2 도전막의 두께만큼 플로팅 게이트의 표면적을 증가시키는 것이 가능하여 그 만큼 커플링 비를 증가시킬 수 있다.
또한, 본 발명에 의하면, 마스크 공정을 이용한 제2 도전막 패터닝 공정 대 신에 블랭켓 또는 에치백 공정으로 제2 도전막을 식각하여 플로팅 게이트를 형성함으로써, 마스크 공정을 스킵할 수 있으며, 이를 통해 공정을 단순화하는 한편, 제2 도전막 패터닝을 위한 마스크 공정시 발생되는 미스 얼라인 문제를 해결할 수 있다.
Claims (7)
- (a) 반도체 기판 상에 게이트 유전막을 형성하는 단계;(b) 상기 게이트 유전막 상에 플로팅 게이트용 제1 도전막을 증착하는 단계;(c) 상기 제1 도전막 상에 보호층 및 감광막 패턴을 형성하는 단계;(d) 상기 감광막 패턴에 따라 상기 보호층, 상기 제1 도전막, 상기 게이트 유전막 및 상기 반도체 기판의 일부를 패터닝하여 트렌치를 형성하는 단계;(e) 상기 감광막 패턴을 제거한 후, 상기 트렌치가 매립되도록 소자 분리막용 절연막을 증착하는 단계;(f) 상기 보호층을 식각 정지층으로 이용한 평탄화 공정을 실시하여 상기 보호층을 노출시키는 단계;(g) 상기 보호층을 제거하여 상기 제1 도전막의 상부를 노출시키는 단계;(h) 상기 제1 도전막 양측벽의 일부가 노출되도록 상기 소자 분리막용 절연막을 리세스시키는 단계; 및(i) 노출되는 상기 제1 도전막의 양측벽에 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제 1 항에 있어서, 상기 (i) 단계는,(i-1) 리세스되는 상기 소자 분리막용 절연막을 포함하는 전체 구조 상부에 제2 도전막을 증착하는 단계; 및(i-2) 상기 제2 도전막에 대하여 블랭켓 또는 에치백 공정을 실시하는 단계 를 포함하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제 1 항에 있어서,상기 제1 도전막은 500Å 내지 3000Å의 두께로 증착하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제 1 항에 있어서,상기 (d) 단계에서 상기 트렌치는 RIE 또는 MERIE 식각장비 내에서 Cl2와 O2를 혼합한 혼합가스를 이용한 식각공정에 의해 형성되는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제 4 항에 있어서,상기 혼합가스는 Cl2와 O2가 1:1 내지 3:1로 혼합된 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제 4 항에 있어서,상기 식각공정시 바이어스 파워는 150W 내지 350W를 사용하고, 압력은 적어도 5mT를 사용하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제 4 항에 있어서,상기 트렌치는 내측벽이 40° 내지 80°정도의 경사각을 갖는 플래시 메모리 소자의 플로팅 게이트 형성방법.
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| KR100708782B1 (ko) * | 1997-12-19 | 2007-04-18 | 펠더, 스티븐 | 대량처리 분석 시스템 |
Citations (1)
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|---|---|---|---|---|
| JPH06130129A (ja) * | 1992-09-29 | 1994-05-13 | Berishisu Inc | 伝送線路長の測定方法 |
-
2004
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Patent Citations (1)
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| JPH06130129A (ja) * | 1992-09-29 | 1994-05-13 | Berishisu Inc | 伝送線路長の測定方法 |
Non-Patent Citations (1)
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|---|
| 미국특허공보 6130129호 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100708782B1 (ko) * | 1997-12-19 | 2007-04-18 | 펠더, 스티븐 | 대량처리 분석 시스템 |
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