KR20050003539A - 플래시 메모리 소자의 플로팅 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 게이트 산화막, 제1 플로팅 게이트 및 SA-STI(Self-Align Shallow Trench Isolation) 구조의 소자 분리막을 형성하고, 전체 상부에 제2 플로팅 게이트가 형성될 영역이 개구부로 정의된 희생 절연막 패턴을 형성한 후, 개구부를 폴리실리콘층을 매립하여 제2 플로팅 게이트를 형성함으로써, 플로팅 게이트 간의 브릿지 문제를 해결하고 제2 플로팅 게이트의 정렬 오차를 방지할 수 있다.
Description
본 발명은 플래시 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 플로팅 게이트와 인접한 플로팅 게이트 사이의 간격을 보다 더 좁힐 수 있는 플래시 메모리 소자의 플로팅 게이트 형성 방법에 관한 것이다.
일반적인 플래시 메모리 소자의 플로팅 게이트 형성 방법을 설명하면 다음과 같다.
도 1a 내지 도 1는 종래 기술에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 산화막(도시하지 않음)을 형성한 후, 산화막 상에 제1 폴리실리콘 및 질화막(도시하지 않음)을 차례로 증착한다. 사진 식각 공정에 의해 질화막, 제1 폴리실리콘층 및 산화막을 패터닝하여 질화막 패턴(도시하지 않음), 제1 플로팅 게이트(103) 및 게이트 산화막(102)을 형성한다. 이어서, 제1 플로팅 게이트(103)에 인접한 기판(101)의 노출된 부분을 소정 깊이로 식각하여 트렌치(104)를 형성한다. 즉, 하나의 마스크를 이용한 트렌치 형성 공정 동안 액티브 영역과 플로팅 게이트가 동시에 정의된다.
트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(Damage)을 큐어링하기 위하여 트렌치(104)의 노출된 부분을 산화 분위기에서열처리한 후, 트렌치(104)가 매립되도록 화학 기상 증착(Chemical Vapor Deposition; 이하 "CVD"라 한다) 방법으로 산화막(도시하지 않음)을 형성한다. 이어서, 질화막 패턴의 상부 표면이 노출될 때까지 CVD-산화막을 화학 기계적 연마(Chemical Mechanical Polishing; 이하 "CMP"라 한다) 공정에 의해 제거함으로써, 트렌치(104)의 내부에 소자 분리막(105)이 형성된다.
이어서, 인산 스트립 공정으로 상기 질화막 패턴을 제거한다.
도 1b를 참조하면, 제1 플로팅 게이트(103) 및 소자 분리막(105)의 전면에 제2 플로팅 게이트(106)를 증착한다. 이어서, 사진 공정에 의해 제2 플로팅 게이트(106) 상에 포토레지스트 패턴(107)을 형성한다.
이 경우, 소자가 점점 집적화되면서 플로팅 게이트 사이의 간격은 점점 좁아지고, 이로 인해 플로팅 게이트 패턴을 형성하는데 있어 브릿지(Bridge) 문제가 발생된다. 플로팅 게이트 사이의 간격을 좁게 형성하면서 부릿지가 발생되는 것을 방지하기 위해서는 포토레지스트 패턴(107)의 두께를 낮추어야 한다. 그러나, 포토레지스트 패턴(107)의 두께를 낮추면, 폴리실리콘층 식각 시 식각 선택비 문제가 발생하여 포토레지스트 패턴(107)의 두께를 낮추는 데에는 한계가 있다.
이를 해결하기 위한 방법으로, 포토레지스트 패턴(107)의 폭을 목표 폭보다 좁게 형성한 후, 경사 식각(Slope etch) 공정으로 제2 플로팅 게이트(106)를 식각하여 FICD(Final Inspection Critical Dimension)을 맞추면, 브릿지 문제를 해결하면서 포토레지스트 패턴(107)을 충분한 두께로 형성할 수 있다.
따라서, 상기에서 포토레지스트 패턴(107)을 목표 폭보다 좁게 형성한다.
도 1c를 참조하면, 포토레지스트 패턴(도 1b의 107)을 식각 마스크로 이용한 경사 식각 공정으로 소자 분리막(105) 상의 제2 폴리실리콘층을 부분적으로 제거함으로써, 워드라인 방향으로 이웃하는 셀들과 분리되는 제2 플로팅 게이트(106)가 형성된다. 제2 플로팅 게이트(106)는 제1 플로팅 게이트(103)와 전기적으로 접촉하여 플로팅 게이트(110)를 이루며, 플로팅 게이트(110)의 면적을 증가시키는 역할을 한다. 이어서, 에싱 및 스트립 공정으로 포토레지스트 패턴(도 1b의 107)을 제거한다.
이 경우에는, 경사 식각 후 제2 플로팅 게이트(106)의 양쪽 가장자리가 소자 분리막(105)의 가장 자리와 중첩되어야 하는데, 소자가 집적화 되면서 공정 마진이 감소하여 경사 식각을 진행하기가 어려워진다. 이로 인해, 제2 플로팅 게이트(106)의 양쪽 가장자리(111)가 소자 분리막(105)과 중첩되는 면적이 적어지거나 중첩되지 않아 정렬 오차가 발생되는 문제점이 발생될 수 있다.
이에 대하여, 본 발명의 플래시 메모리 소자의 플로팅 게이트 형성 방법은 게이트 산화막, 제1 플로팅 게이트 및 SA-STI(Self-Align Shallow Trench Isolation) 구조의 소자 분리막을 형성하고, 전체 상부에 제2 플로팅 게이트가 형성될 영역이 개구부로 정의된 희생 절연막 패턴을 형성한 후, 개구부를 폴리실리콘층을 매립하여 제2 플로팅 게이트를 형성함으로써, 플로팅 게이트 간의 브릿지 문제를 해결하고 제2 플로팅 게이트의 정렬 오차를 방지할 수 있다.
도 1a 내지 도 1c는 종래 기술에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 202 : 터널 산화막
103, 203 : 제1 플로팅 게이트 204 : 버퍼 산화막
205 : 패드 질화막 104, 206 : 트렌치
105, 207 : 소자 분리막 208 : 절연막
208a : 희생 절연막 패턴 209 : 개구부
106, 210 : 포토레지스트 패턴 107, 211 : 제2 플로팅 게이트
110, 212 : 플로팅 게이트 111 : 플로팅 게이트 가장 자리
본 발명의 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법은 전체 상부에 터널 산화막, 제1 폴리실리콘층, 버퍼 산화막 및 패드 질화막을 순차적으로 형성하는 단계와, 소자 분리 영역에 트렌치를 형성한 후, SA-STI 구조의 소자 분리막을 형성하는 단계와, 전체 상부에 절연막을 형성한 후 소자 분리막의 가장자리와 제1 폴리실리콘층 상부의 절연막을 식각하여 희생 절연막 패턴을 형성하는 단계와, 제1 폴리실리콘층 상부의 물질을 제거하는 단계, 및 전체 상부에 제2 폴리실리콘층을 형성한 후 희생 절연막 패턴 상부의 제2 폴리실리콘층을 제거하는 단계를 포함한다.
상기에서, 희생 절연막 패턴은 질화막 또는 SION막으로 형성할 수 있다. 한편, 패드 질화막은 절연막 식각 시 함께 제거될 수 있다.
절연막은 CHF3/CF4식각 가스로 식각할 수 있으며, CHF3/CF4의 혼합비는 4:1 내지 10:1로 설정할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 반도체 기판(201) 상에 산화막(202), 제1 폴리실리콘(203), 버퍼 산화막(204) 및 패드 질화막(205)을 차례로 증착한다. 버퍼 산화막(204)은 DCS HTO를 사용하여 100Å 내지 200Å의 두께로 형성할 수 있다.
사진 식각 공정에 의해 패드 질화막(205), 버퍼 산화막(204), 제1 폴리실리콘층(203) 및 터널 산화막(202)을 패터닝한다. 이로써, 제1 폴리실리콘층으로 이루어진 제1 플로팅 게이트(203)가 형성된다. 이어서, 제1 플로팅 게이트(203)에 인접한 기판(201)의 노출된 부분을 소정 깊이로 식각하여 트렌치(206)를 형성한다. 즉, 하나의 마스크를 이용한 트렌치 형성 공정 동안 액티브 영역과 플로팅 게이트가 동시에 정의된다.
트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(Damage)을 큐어링하기 위하여 트렌치(206)의 노출된 부분을 산화 분위기에서열처리한다. 이때, 트렌치(206)의 측벽 및 저면에 열산화막(도시되지 않음)되면서 트렌치(206)의 하부 및 상부 모서리가 둥글게 라운딩 처리된다. 이 후, 트렌치(206)가 매립되도록 화학 기상 증착(Chemical Vapor Deposition; 이하 "CVD"라 한다) 방법으로 산화막(도시하지 않음)을 형성한다. 이어서, 질화막 패턴의 상부 표면이 노출될 때까지 CVD-산화막을 화학 기계적 연마 공정에 의해 제거함으로써, 트렌치(206)의 내부에 소자 분리막(205)이 형성된다.
도 2b를 참조하면, 제1 플로팅 게이트(203) 및 패드 질화막(205)의 전면에 절연막(208)을 형성한다. 여기서, 절연막(208)은 질화막 또는 SiON막으로 형성할 수 있으며, 1000Å 내지 2000Å의 두께로 형성할 수 있다.
이어서, 사진 공정에 의해 절연막(208) 상에 포토레지스트 패턴(209)을 형성한다. 이때, 포토레지스트 패턴(209)은 후속 공정에서 제2 플로팅 게이트가 형성될 영역의 절연막(208)만을 노출시키도록 형성된다.
도 2c를 참조하면, 포토레지스트 패턴(도 2b의 209)을 식각 마스크로 이용한 식각 공정으로 제2 플로팅 게이트가 형성될 영역의 절연막을 제거하고, 소자 분리막(207) 상에만 절연막을 부분적으로 잔류시켜 희생 절연막 패턴(208a)을 형성한다. 희생 절연막 패턴(208a)에는 제2 플로팅 게이트가 형성될 영역이 개구부(210)로 정의된다. 절연막을 제거하는 식각 공정 시 소자 분리막(207)과의 식각 선택비를 조절하여, 절연막 식각 공정에 의해 소자 분리막(207)이 식각되는 것을 최대한 억제한다. 예를 들어, CHF3/CF4가스를 사용하여 절연막을 식각하면 소자분리막(207)이 식각되는 것을 최대한 억제할 수 있다. 이 경우에는, CHF3/CF4의 비율을 4:1 내지 10:1로 설정하는 것이 바람직하다.
한편, 절연막을 식각하는 과정에서, 버퍼 산화막(204) 상부의 패드 질화막(도 2b의 205)도 함께 제거한다. 이때, 제1 폴리실리콘층(203)은 버퍼 산화막(204)에 의해 패드 질화막을 제거하는 식각 공정으로부터 보호된다.
이어서, 에싱 및 스트립 공정으로 포토레지스트 패턴(도 2b의 209)을 제거한다.
도 2d를 참조하면, 세정 공정으로 제1 플로팅 게이트(203)의 표면에 잔류하는 버퍼 산화막(도 2c의 204)이나 자연 산화막을 완전히 제거한다.
이어서, 희생 절연막 패턴(208a)의 개구부(210)가 완전히 매립되도록 전체 상부에 제2 폴리실리콘층을 형성한 후, 희생 절연막 패턴(208a) 상부의 제2 폴리실리콘층을 제거한다. 이로써, 개구부(210)에는 워드라인 방향으로 이웃하는 셀들과 분리되는 제2 폴리실리콘층으로 이루어진 제2 플로팅 게이트(211)가 형성된다. 제2 플로팅 게이트(211)는 제1 플로팅 게이트(203)와 전기적으로 접촉하여 플로팅 게이트(212)를 이루며, 플로팅 게이트(212)의 면적을 증가시키는 역할을 한다.
도 2e를 참조하면, 희생 절연막 패턴(도 2d의 208a)을 제거한다.
상술한 바와 같이, 본 발명은 제2 플로팅 게이트가 형성될 영역이 개구부로 정의된 희생 절연막 패턴을 형성한 후, 개구부를 폴리실리콘층을 매립하여 제2 플로팅 게이트를 형성함으로써, 플로팅 게이트 간의 브릿지 문제를 해결하고 제2 플로팅 게이트의 정렬 오차를 정렬 오차를 방지할 수 있다.
Claims (5)
- 전체 상부에 터널 산화막, 제1 폴리실리콘층, 버퍼 산화막 및 패드 질화막을 순차적으로 형성하는 단계;소자 분리 영역에 트렌치를 형성한 후, SA-STI 구조의 소자 분리막을 형성하는 단계;전체 상부에 절연막을 형성한 후 상기 소자 분리막의 가장자리와 상기 제1 폴리실리콘층 상부의 상기 절연막을 식각하여 희생 절연막 패턴을 형성하는 단계;상기 제1 폴리실리콘층 상부의 물질을 제거하는 단계; 및전체 상부에 제2 폴리실리콘층을 형성한 후 상기 희생 절연막 패턴 상부의 상기 제2 폴리실리콘층을 제거하는 단계를 포함하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 희생 절연막 패턴이 질화막 또는 SION막으로 형성되는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 패드 질화막이 상기 절연막 식각 시 함께 제거되는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 절연막이 CHF3/CF4식각 가스로 식각되는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
- 제 4 항에 있어서,상기 CHF3/CF4의 혼합비가 4:1 내지 10:1인 플래시 메모리 소자의 플로팅 게이트 형성 방법.
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2003
- 2003-06-27 KR KR1020030042434A patent/KR20050003539A/ko not_active Application Discontinuation
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