KR20040055018A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 낮은 종횡비를 갖는 제 1 트렌치와 제 2 트렌치 각각을 HDP 산화막과 열산화막으로 매립하여 높은 종횡비를 갖는 소자 분리막을 형성하여 소자 분리막 내에 보이드가 형성되지 않는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자간의 고립을 위한 소자 분리막 형성 방법에 관한 것이다.
최근 디자인 룰(Design Rule)이 줄어들고 소자의 사이즈(Size)가 줄어들면서 플래시 메모리 셀에서 플로팅 게이트간의 간격 및 커플링에 가장 큰 영향을 미치는 필드 산화막(Field Oxide; FOX) 중첩(Overlap)의 조절에 어려움을 겪고 있다. 일반적으로 소자 분리막을 형성하기 위하여 자기 정렬 셀로우 트렌치 아이솔레이션(Self Aligned Shallow Trench Isolation; SA-STI)공정을 적용하여 폭이 좁은 트렌치를 형성한다. 상기 트렌치를 HDP 산화막을 이용하여 매립함으로서 소자 분리막을 형성한다.
도 1은 종래의 공정을 통해 소자 분리막이 형성된 반도체 기판의 단면도이다.
도 1을 참조하면, 반도체 기판(10)상에 터널 산화막(12), 폴리 실리콘막(16) 및 질화막(미도시)을 증착한 다음, SA-STI 공정을 통해 반도체 기판(10) 내에 소자 분리용 트렌치를 형성한다. 상기 트렌치를 산화막(32)을 이용하여 매립하고, 평탄화 하여 소자 분리막을 형성하게 된다. 하지만, SA-STI 공정을 통해 0.1㎛ 이하의 폭을 갖는 트렌치를 형성할 경우 높은 종횡비(Aspect Ratio)와 작은 폭으로 인해, 트렌치 내부를 매립하는데 있어서 많은 문제점이 발생한다. 즉, 종래의 트렌치를 매립하기 위해 사용했던 막들(HDP, SOG... 등)의 매립능력 부족으로 인해 보이드(Void)가 형성되는 문제점(도 1의 A영역 참조)이 나타난다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 열산화 방식으로 산화막을 형성하여 트렌치 내부에 보이드가 형성되지 않는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 공정을 통해 소자 분리막이 형성된 반도체 기판의 단면도이다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판 12, 122 : 터널 산화막
14, 114 : 도전막 16, 116 : 패드 절연막
32, 132 : HDP 산화막 118, 128 : 트렌치
120 : 산화막 122 : 질화막
124 : 배리어막 130 : 열 산화막
본 발명에 따른 반도체 기판을 패터닝 하여 제 1 트렌치를 형성하는 단계와, 상기 제 1 트렌치 하부의 반도체 기판을 패터닝 하여 상기 제 1 트렌치보다 폭이 작은 제 2 트렌치를 형성하는 단계와, 산화 공정을 실시하여 상기 제 2 트렌치 내부를 열산화막으로 매립하는 단계 및 상기 배리어막을 제거한 다음 상기 제 1 트렌치 내부를 HDP 산화막으로 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(110) 상에 터널 산화막(112), 제 1 도전막(114) 및 패드 절연막(116)을 형성한다.
구체적으로, 전처리 세정공정을 실시하여 반도체 기판(110)에 형성된 자연 산화막을 제거한다. 세정 공정 후 30 내지 500Å 두께의 터널 산화막(112)을 습식 또는 건식 산화방식을 이용하여 형성한다. 터널 산화막(112) 상에 제 1 도전막(114)으로 도핑되지 않은 비정질 실리콘막을 500 내지 2000Å 두께로 증착하여 버퍼용 또는 플로팅 게이트의 일부로 사용할 제 1 폴리 실리콘막을 형성한다. 패드 절연막(116)은 질화막 계열의 물질막(LP-Nitride, PE-Nitride 또는 Oxynitride)과 산화막 계열의 물질막(PE-TEOS, LP-TEOS, HOT 또는 USG)을 이용하여 800 내지 2000Å 두께로 형성한다.
이에 한정되지 않고, 이온주입을 실시한 다음 상기의 공정을 진행할 수 있다. 예를 들어, 기판 표면의 결정결함 억제 또는 표면처리 및 이온주입시 버퍼층 역할을 하는 스크린 산화막(미도시)을 증착한 다음 이온주입을 실시하여 웰 또는 VT조절을 위한 이온층(미도시)을 형성한다. 상기 스크린 산화막을 제거한 다음 터널 산화막(112), 제 1 도전막(114) 및 패드 절연막(116)을 증착한다.
도 2b를 참조하면, 패드 절연막(116), 제 1 도전막(114), 터널 산화막(112) 및 반도체 기판(110)을 ISO(Isolation) 마스크 패터닝(ISO mask patterning)을 통해 순차적으로 식각하여 STI(Shallow Trench Isolation)구조의 제 1트렌치(trench; 118)를 형성하여 활성 영역과 필드 영역을 정의한다.
이때, 감광막 패턴을 이용하여 패드 절연막(116)을 식각한 다음 패드 절연막(116)을 하드 마스크막으로 하는 식각공정을 실시하여 제 1 도전막(114), 터널 산화막(112) 및 반도체 기판(110)을 순차적으로 식각하여 제 1 트렌치(118)를 형성한다. 반도체 기판(110)의 깊이는 산화막 증착시 매립 가능한 종횡비를 갖도록 반도체 기판(110) 상부를 기준으로 500 내지 2000Å 깊이만큼 식각한다.
또한, STI 구조의 제 1 트렌치(118) 측벽의 식각 손상(Damage)을 보상하기 위한 건식산화공정을 실시하여 트렌치(118)의 코너부분을 라운딩한다. 전체 구조 상부에 고온 산화막(High Temperature Oxide; HTO)을 얇게 증착하고 고온에서 치밀화 공정을 수행하여 라이너 산화(liner oxide)막(미도시)을 형성한다. 물론 상술한 건식 산화공정과 라이너 산화막 증착 공정을 생략하여 공정을 단순화 할 수 있다. 플래시 메모리 소자의 경우는 셀 내의 활성영역이 라인 형태로 되어있기 때문에 라인 형태로 활성영역과 필드영역이 번갈아 가며 형성되어 있다.
도 2c 및 도 2d를 참조하면, 트렌치(118)가 형성된 반도체 기판(110)상에 전체구조의 단차를 따라 캐핑막 및 배리어막(124)을 순차적으로 증착한다.
구체적으로, 캐핑막은 트렌치 내부가 산화되는 현상을 방지하기 위한 질화막(120)과, 후속 식각공정에 의한 손상을 줄이고 실리콘과 질화막 사이의 계면으로 산화가 빨리 진행되는 것을 방지하기 위한 산화막(122)으로 구성된다. 캐핑막은 10 내지 80Å 두께로 형성한다.
배리어막(124)은 스텝 커버리지가 매우 우수한 LPTEOS(Low Pressure TetraEthyle Ortho Silicate) 또는 HDP(High Density Plasma) USG(Undoped Silicate Class) 산화막을 이용하여 형성하여 후속 공정의 식각마스크와 산화방지막 역할을 한다. 배리어막(124)은 제 1 트렌치(118)의 폭이 반으로 줄도록 수 백Å 두께로 형성한다. 이는 후속 공정을 통해 형성되는 열 산화막은 실리콘과의 산화시 부피가 대략 두 배로 팽창하기 때문에 제 1 트렌치(118)의 폭을 반으로 줄인다. 예를 들어, 제 1 트렌치의 폭이 40Å이라고 가정하면, 전체 구조상에 10Å정도의 배리어막을 형성한다. 이로써, 제 1 트렌치 측벽 양측에는 각각 10Å 씩 20Å의 배리어막이 제 1 트렌치 내부에 형성되어 노출된 영역의 폭을 제 1 트렌치의 원래의 폭인 40Å 보다 절반인 20Å만이 노출된다.
도 2e를 참조하면, 제 1 트렌치(118) 하부에 노출된 배리어막(124), 산화막(122)과 질화막(120)으로 구성된 캐핑막 및 반도체 기판(110)의 일부를 식각하여 제 2 트렌치(128)를 형성한다. 제 1 트렌치 하부에 제 1 트렌치의 개구부 폭보다 작은 개구부 폭을 갖는 제 2 트렌치가 형성된다.
구체적으로, 선택적 식각을 실시하여 제 1 트렌치(118) 하부 영역의 배리어막(124)을 식각하고, 배리어막(124)을 식각마스크로 하는 식각공정을 실시하여 산화막(122)과 질화막(120)을 순차적으로 식각하여 반도체 기판(110)을 노출시킨다. 노출된 반도체 기판(110)을 2000 내지 3500Å 깊이만큼 식각하여 제 2 트렌치(128)를 형성한다. 이때 제 2 트렌치(128)의 폭은 제 1 트렌치(118) 폭의 약 1/2정도가 된다. 이로써, 제 1 및 제 2 트렌치(118 및 128)를 통해 목표로 하는 깊이의 소자 분리 영역을 형성한다. 이때, 배리어막을 형성하지 않고, 감광막 패턴을 이용하여제 2 트렌치를 형성할 수 있다. 또한 배리어막과 감광막 패턴을 함께 병행하여 제 2 트렌치를 형성할 수도 있다.
도 2f를 참조하면, 산화 공정을 실시하여 상기 제 2 트렌치(128) 내부를 열 산화막(130)으로 매립하고, 제 1 트렌치(118)의 측벽과 상부에 잔류하는 배리어막(124)을 제거한다. 전체 구조상에 HDP 산화막(132)을 증착하여 제 1 트렌치(118)를 매립한다. 이로써 HDP 산화막(132)으로 매립된 제 1 트렌치(118)와 열 산화막(132)으로 매립된 제 2 트렌치(128)로 구성된 소자 분리막을 형성한다.
구체적으로, 열산화 공정은 1100℃의 온도에서 6slm의 산소를 유입하는 건식 산화 또는 습식 산화를 이용하여 진행한다. 이때 열산화 공정을 통해 제 2 트렌치(128) 내부가 산화막으로 매립되는데, 일반적으로 노출된 반도체 기판(110)을 기준으로 50 : 50 정도의 비율로 반도체 기판(110)도 함께 산화된다. 제 2 트렌치(128) 내부에 열 산화막(130)이 형성되면서 부피가 팽창하기 때문이다. 예를 들어, 제 2 트렌치(128)의 폭을 기준으로, 제 2 트렌치(128) 측벽으로부터 약 20Å 두께의 산화막을 형성하고자 산화공정을 실시하였다면, 제 2 트렌치(128)의 양측벽에 노출된 반도체 기판(110) 또한 20Å 정도 함께 산화된다.
건식 또는 습식 식각공정을 실시하여 제 1 트렌치(118) 내부와 제 1 트렌치(118) 상부에 형성된 열 산화막(130)의 잔류물과 배리어막(124)을 제거한다. 이때 셀영역 이외의 영역과 함께 소자 분리막을 형성하기 위해 주변회로 영역에 사진 식각과 건식 식각을 실시하여 소자 분리막이 형성될 트렌치를 형성할 수 있다.
전체 구조상에 HDP USG 산화막(132)을 형성한 다음 패드 절연막(116)을 정치층으로 하는 평탄화 공정을 실시하여 제 1 트렌치(118)를 매립한다. 이로써, 고단차(높은 종횡비)를 갖는 소자 분리막을 형성할 수 있다.
패드 절연막(116)을 제거한 다음 제 2 도전막(미도시)을 형성한다. 제 2 도전막을 패터닝 하여 제 1 도전막(114)과 제 2 도전막으로 구성된 플로팅 게이트를 형성한다. 상기 플로팅 게이트 전극 상에 유전체막과 컨트롤 게이트를 형성하여 플래시 메모리 셀을 형성한다.
상술한 바와 같이, 본 발명은 낮은 종횡비를 갖는 제 1 트렌치와 제 2 트렌치 각각을 HDP 산화막과 열산화막으로 매립하여 높은 종횡비를 갖는 소자 분리막을 형성한다.
또한, 낮은 종횡비를 갖는 트렌치를 매립함으로 인해 보이드가 형성되지 않는 소자 분리막을 형성할 수 있다.
Claims (7)
- (a) 반도체 기판을 패터닝 하여 제 1 트렌치를 형성하는 단계;(b) 상기 제 1 트렌치 하부의 반도체 기판을 패터닝 하여 상기 제 1 트렌치보다 폭이 작은 제 2 트렌치를 형성하는 단계;(c) 산화 공정을 실시하여 상기 제 2 트렌치 내부를 열산화막으로 매립하는 단계; 및(d) 상기 배리어막을 제거한 다음 상기 제 1 트렌치 내부를 HDP 산화막으로 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 (b) 단계는,전체 구조상에 단차를 따라 상기 제 1 트렌치 폭의 1/4정도 두께의 배리어막 형성하는 단계;선택적 식각을 실시하여 상기 제 1 트렌치 하부의 상기 배리어막을 식각하는 단계; 및상기 배리어막을 식각마스크로 하는 식각공정을 실시하여 상기 반도체 기판의 일부를 제거하여 제 2 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 배리어막은 LPTEOS막 또는 HDP USG막을 이용하여 형성하되, 후속 식각공정의 식각마스크와 산화방지막 역할을 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 트렌치는 500 내지 2000Å의 깊이로 형성하고, 상기 제 2 트렌치는 2000 내지 3000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 (c) 단계는,1100℃의 온도에서 6slm의 산소를 유입하여 실시하는 건식 산화 또는 습식 산화를 이용하여 상기 제 2 트렌치 내부를 상기 열 산화막으로 매립하되, 상기 제 2 트렌치 내측벽에 노출된 상기 반도체 기판을 기준으로 50 : 50 정도의 비율로 반도체 기판도 함께 산화되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 (a) 단계와 상기 (b) 단계 사이에,상기 제 1 트렌치 내부가 산화되는 현상을 방지하기 위한 질화막과 후속 식각공정에 의한 손상을 줄이고, 상기 반도체 기판과 상기 질화막 사이의 계면으로 산화가 가속화되는 현상을 방지하기 위한 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 (a) 단계는,반도체 기판 상에 터널 산화막, 도전막 및 패드 질화막을 순차적으로 형성하는 단계; 및상기 패드 질화막, 도전막, 터널 산화막 및 반도체 기판을 패터닝 하여 제 1 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (1)
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|---|---|---|---|---|
| CN112164648A (zh) * | 2020-09-29 | 2021-01-01 | 上海华虹宏力半导体制造有限公司 | 半导体器件的制备方法 |
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2002
- 2002-12-20 KR KR1020020081582A patent/KR20040055018A/ko not_active Application Discontinuation
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