KR20060006331A - 플래시 메모리 소자의 플로팅 게이트 형성 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, SA-STI(Self Aligned Shallow Trench Isolation) 방식으로 소자 분리막을 형성하면서 소자 분리막의 돌출부 사이에 플로팅 게이트를 자기 정렬식으로 형성한 후, 소자 분리막의 돌출부를 제거하고 플로팅 게이트의 노출된 측벽에 플로팅 게이트 스페이서를 형성함으로써, 플로팅 게이트의 두께를 균일하게 형성하고 면적을 증가시켜 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
플로팅 게이트, SASTI, 플로팅 게이트 스페이서

Description

플래시 메모리 소자의 플로팅 게이트 형성 방법{Method of forming a floating gate in a flash memory device}
도 1a 내지 도 1f는 종래 기술에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102 : 패드 산화막
203 : 폴리실리콘층 103, 204 : 패드 질화막
104, 205 : 트렌치 105, 206 : 소자 분리막
105a : 돌출부 106, 202 : 터널 산화막
107 : 플로팅 게이트 207 : 스페이서용 폴리실리콘층
207a : 플로팅 게이트 스페이서
본 발명은 플래시 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 특히 SA-STI(Self Aligned Shallow Trench Isolation) 공정을 적용하여 플로팅 게이트를 형성하는 플래시 메모리 소자의 플로팅 게이트 형성 방법에 관한 것이다.
플래시 메모리 셀의 특징은 게이트가 ONO 유전체막을 중심으로 하부가 폴리 실리콘으로 이루어진 플로팅 게이트가 형성되어 있고 상부는 콘트롤 게이트로 구성되어 있다, 기존의 방법은 소자 분리막까지 형성되어 있는 구조에 폴리 실리콘을 증착하고 마스크 작업과 건식 식각을 통해 활성 영역 상의 폴리 실리콘을 분리시켜 플로팅 게이트를 형성한다. 그러나, 셀의 집적도가 높아짐에 따라 활성 영역과 플로팅 게이트를 정렬시키는 것이 힘들어짐에 따라, 소자의 전기적 특성이 저하되어 자기 정렬 플로팅 게이트(self align floating gate)라는 공정 방법을 도입하여 플로팅 게이트를 형성하는 방법이 연구되고 있다. 이러한 방법을 구체적으로 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래 기술에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 패드 산화막(102) 및 패드 질화막(103)을 순차적으로 형성한다. 여기서, 패드 질화막(103)의 두께에 따라 후속 공정에서 형성될 소자 분리막이 반도체 기판(101) 상으로 돌출되는 높이가 결정되므로, 이를 고려하여 패드 질화막(103)의 두께를 결정하는 것이 바람직하다.
도 1b를 참조하면, 소자 분리 영역의 패드 질화막(103), 패드 산화막(102)을 순차적으로 형성한다. 이로써, 반도체 기판(101)의 소자 분리 영역이 노출된다. 이어서, 반도체 기판(101)의 소자 분리 영역을 식각하여 트렌치(104)를 형성한다.
도 1c를 참조하면, 트렌치(104)가 완전히 매립되도록 전체 구조 상에 절연물질층을 형성한 후, 화학적 기계적 연마 공정으로 패드 질화막(103) 상부의 절연물질층을 제거하면서 소자 분리 영역에만 잔류시켜, 트렌치(104)에 소자 분리막(105)을 형성한다. 이때, 소자 분리막(105)은 고밀도 플라즈마 산화물(High Density Plasma Oxide)로 형성할 수 있다.
여기서, 절연물질층을 형성하기 전에 트렌치(104)를 형성하면서 발생된 식각 손상을 제거하거나, 트렌치(104) 상부 모서리를 둥글게 라운딩 처리하기 위하여 열산화 공정을 실시할 수도 있다. 이 경우, 트렌치(104)의 측벽 및 저면에 열산화막(도시되지 않음)이 형성되며, 트렌치(104) 상부 모서리가 둥글게 형성되면서 전계가 집중되는 것을 방지하고 누설 전류가 발생되는 것을 억제할 수 있다.
도 1d를 참조하면, 패드 질화막(도 1c의 103) 및 패드 산화막(도 1c의 102)을 순차적으로 제거한다. 패드 질화막(도 1c의 103) 및 패드 산화막(도 1c의 102)이 제거되면서 반도체 기판(101)의 활성 영역이 노출되며, 소자 분리막(105)은 상부(105a)가 반도체 기판(101) 상부로 돌출된 형태로 잔류된다.
도 1e를 참조하면, 소자 분리막(105)의 돌출부(105a) 표면을 소정의 두께만큼 식각한다. 이로써, 돌출부(105a)의 폭이 좁아지면서 플로팅 게이트가 형성될 영 역이 보다 더 넓게 확보된다. 한편, 돌출부(105a)의 표면이 식각되면서 돌출부(105a)의 높이도 낮아진다.
도 1f를 참조하면, 소자 분리막(105)의 돌출부(105a) 사이의 반도체 기판(101) 상에 터널 산화막(106)을 형성한다. 이어서, 돌출부(105a) 사이의 공간이 완전히 매립되도록 전체 구조 상에 폴리실리콘층을 형성한 후 돌출부(105a) 사이의 공간에만 폴리실리콘층이 잔류되도록 돌출부(105a)의 상부가 노출될때까지 화학적 기계적 연마 공정을 실시하여 플로팅 게이트(107)를 형성한다.
상기의 공정 단계를 살펴보면, 플로팅 게이트(107)가 형성될 영역을 보다 더 넓게 확보하기 위하여, 도 1e에서 소자 분리막(105)의 돌출부(105a) 표면을 소정의 두께만큼 식각한다. 이로 인해, 돌출부(105a)의 높이도 낮아진다. 뿐만 아니라, 폴리실리콘층을 소자 분리막(105)의 돌출부(105a) 사이에만 잔류시키기 위하여 화학적 기계적 연마 공정을 실시하는 과정에서도 돌출부(105a)가 일부 연마되어 높이는 더 낮아진다. 이렇게 돌출부(105a)의 높이가 낮아지면 플로팅 게이트(107)의 두께도 낮아진다. 플로팅 게이트(107)의 두께가 낮아지면 플래시 메모리 셀의 전기적 특성이 저하될 수 있다.
따라서, 플로팅 게이트(107)의 두께를 목표 두께로 형성하기 위해서는 식각 후에도 돌출부(105a) 높이가 목표 높이를 유지해야 하며, 이를 위해 도 1a에서 패드 질화막(103)을 보다 더 두껍게 형성해야 한다. 하지만, 패드 질화막(103)이 두껍게 형성되면 도 1b에서 트렌치(104)의 종횡비가 더 높아지기 때문에, 트렌치(104)에 절연물질층이 정상적으로 형성되지 않고 보이드가 형성되는 문제점이 발생 될 수 있다.
또한, 폴리실리콘층을 소자 분리막(105)의 돌출부(105a) 사이에만 잔류시키기 위하여 화학적 기계적 연마 공정을 실시하는데, 연마 특성이 불균일하여 영역에 따라 연마 공정 후 잔류하는 폴리실리콘층의 두께가 달라진다. 이로 인해, 영역에 따라 플래시 메모리 셀의 전기적 특성이 달라지는 문제점이 발생된다.
이에 대하여, 본 발명이 제시하는 플래시 메모리 소자의 플로팅 게이트 형성 방법은 SA-STI(Self Aligned Shallow Trench Isolation) 방식으로 소자 분리막을 형성하면서 소자 분리막의 돌출부 사이에 플로팅 게이트를 자기 정렬식으로 형성한 후, 소자 분리막의 돌출부를 제거하고 플로팅 게이트의 노출된 측벽에 플로팅 게이트 스페이서를 형성함으로써, 플로팅 게이트의 두께를 균일하게 형성하고 면적을 증가시켜 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법은 반도체 기판의 소자 분리 영역에는 상부가 돌출된 소자 분리막을 형성하면서 소자 분리막의 돌출부 사이에 자기 정렬된 터널 산화막 및 플로팅 게이트의 적층 구조를 형성하는 단계와, 플로팅 게이트 사이의 소자 분리막 돌출부를 제거하는 단계, 및 플로팅 게이트의 측벽에 플로팅 게이트 스페이서를 형성하는 단계를 포함한다.
상기에서, 소자 분리막의 돌출부는 터널 산화막의 높이보다 100Å 이내로 높도록 제거하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 반도체 기판(201) 상에 터널 산화막(202), 플로팅 게이트용 폴리실리콘층(203) 및 패드 질화막(204)을 순차적으로 형성한다.
여기서, 터널 산화막(202)은 60Å 내지 80Å의 두께로 형성할 수 있으며, 폴리실리콘층(203)은 600Å 내지 800Å의 두께로 형성할 수 있다. 그리고, 패드 질화막(204)은 200Å 내지 300Å의 두께로 형성할 수 있다.
도 2b를 참조하면, 소자 분리 영역의 패드 질화막(204), 폴리실리콘층(203) 및 터널 산화막(202)을 순차적으로 형성한다. 이로써, 반도체 기판(201)의 소자 분리 영역이 노출된다. 이어서, 반도체 기판(201)의 소자 분리 영역을 식각하여 트렌치(205)를 형성한다. 이때, 트렌치(205)는 2000Å 내지 3000Å의 깊이로 형성할 수 있다.
도 2c를 참조하면, 트렌치(205)가 완전히 매립되도록 전체 구조 상에 절연물질층을 형성한 후, 화학적 기계적 연마 공정으로 패드 질화막(204) 상부의 절연물질층을 제거하면서 소자 분리 영역에만 잔류시켜, 트렌치(205)에 소자 분리막(206)을 형성한다.
상기에서, 소자 분리막(206)은 고밀도 플라즈마 산화물(High Density Plasma Oxide)로 형성할 수 있다. 한편, 화학적 기계적 연마 공정 시 질화물에 대한 산화물의 선택비가 높은 슬러리를 사용하여 패드 질화막(204)과 소자 분리막(206)의 손실을 최소화한다.
도 2d를 참조하면, 반도체 기판(201)보다 높게 돌출되어 폴리실리콘층(203) 사이에 잔류하는 소자 분리막(206)의 돌출부를 식각하여 제거한다. 이때, 소자 분리막(206)의 돌출부는 HF 용액이나 BOE(Buffered Oixde Etchant)로 식각할 수 있으며, 폴리실리콘층(203)의 측벽이 최대한 노출되되 소자 분리막(206)의 높이가 반도체 기판(201)보다 낮아지지 않도록 식각량을 조절하는 것이 바람직하다. 예를 들면, 소자 분리막(206)의 높이가 터널 산화막(202)의 높이보다 100Å 이내로 높도록 소자 분리막(206)의 돌출부를 식각한다.
도 2e를 참조하면, 측벽이 노출된 폴리실리콘층(203)을 포함한 전체 구조 상에 스페이서용 폴리실리콘층(207)을 형성한다. 스페이서용 폴리실리콘층(207)은 폴리실리콘층(203)의 노출된 측벽에 플로팅 게이트 스페이서를 형성하기 위한 것으로, 플로팅 게이트 스페이서 형성 시 인접한 플로팅 게이트 스페이서와 인접하지 않으면서 최대한 두껍게 형성될 수 있을 정도의 두께로 형성하는 것이 바람직하다. 예를 들면, 스페이서용 폴리실리콘층(207)은 100Å 내지 200Å의 두께로 형성할 수 있다.
도 2f를 참조하면, 건식 식각 공정으로 스페이서용 폴리실리콘층(도 2e의 207)을 폴리실리콘층(203)의 측벽에만 잔류시켜 플로팅 게이트 스페이서(207a)를 형성한다. 이때, 플로팅 게이트 스페이서(207a)는 폴리실리콘층(203)의 측벽에만 형성될 수 있으며, 패드 질화막(204)의 측벽에까지 형성될 수도 있다. 이러한 플로팅 게이트 스페이서(207a)는 소자 분리막(206) 상에 형성되어 플로팅 게이트의 면적을 증가시킨다.
한편, 플로팅 게이트 스페이서(207a)를 형성하기 위한 건식 식각 공정 시 질화막과 폴리실리콘간의 선택비 차이가 큰 공정 조건으로 설정하여, 폴리실리콘층(203)이 식각되는 것을 방지한다.
도 2g를 참조하면, 폴리실리콘층(203) 상의 패드 질화막(도 2f의 204)을 제거한다. 이때, 패드 질화막(도 2f의 204)은 인산으로 제거할 수 있다.
이로써, 폴리실리콘층(203)와 플로팅 게이트 스페이서(207a)로 이루어진 플로팅 게이트가 형성된다.
상술한 바와 같이, 본 발명은 SA-STI(Self Aligned Shallow Trench Isolation) 방식으로 소자 분리막을 형성하면서 소자 분리막의 돌출부 사이에 플로 팅 게이트를 자기 정렬식으로 형성한 후, 소자 분리막의 돌출부를 제거하고 플로팅 게이트의 노출된 측벽에 플로팅 게이트 스페이서를 형성함으로써, 플로팅 게이트의 두께를 균일하게 형성하고 면적을 증가시켜 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.

Claims (2)

  1. 반도체 기판의 소자 분리 영역에는 상부가 돌출된 소자 분리막을 형성하면서 상기 소자 분리막의 돌출부 사이에 자기 정렬된 터널 산화막 및 플로팅 게이트의 적층 구조를 형성하는 단계;
    상기 플로팅 게이트 사이의 상기 소자 분리막 돌출부를 제거하는 단계; 및
    상기 플로팅 게이트의 측벽에 플로팅 게이트 스페이서를 형성하는 단계를 포함하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
  2. 제 1 항에 있어서,
    상기 소자 분리막의 돌출부는 상기 터널 산화막의 높이보다 100Å내로 높도록 제거되는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
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