KR20080101378A - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 공통 소오스 형성을 위한 RCS(Recessed Common Source)공정에 있어서, 새로운 RCS공정을 제안하여 컨트롤 게이트의 손상을 미연에 방지하고 안정적인 공통 소오스 형성을 위한 이온 주입이 가능하게 하기 위한 것이다. 이로 인해 소자의 특성을 더욱 안정화시키고 향상시킬 수 있다.
공통 소오스, RCS, STI
Description
도 1a 내지 도 1d는 일반적인 플래시 메모리 셀의 제조 공정을 나타낸 공정 순서도
도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래시 메모리 셀의 제조 공정을 나타낸 공정 순서도
*도면의 주요 부분에 대한 부호의 설명
100, 200 : 반도체 기판 101, 201 : 소자 격리 물질
102, 204 : 터널 산화막 103, 205 : 플로팅 게이트
104, 206 : ONO막 105, 207 : 컨트롤 게이트
106, 202 : 감광막 107, 203 : 공통 소오스
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 더욱 상세하게는 RCS(Recessed Common Source) 공정 시 컨트롤 게이트(control gate)의 손실을 줄이고 얕은 트렌치 소자 격리(Shallow Trench Isolation, STI) 공정시 산화막(oxide) 의 남음으로 인한 공통 소오스(common source) 형성 시의 블로킹(blocking) 현상을 개선한 제조방법에 관한 것이다.
일반적으로 반도체 회로의 고 집적도 경쟁력이 높아짐에 따라 셀 사이즈 축소는 필수 불가결하며, 따라서 미세 회로를 구현하기 위한 노력은 지속 되고 있다.
SAC(Self Aligned Contact), SA-STI(Self-Aligned Shallow Trench Isolation)와 같은 셀프-얼라인 기술은 이러한 노력의 일환이라 할 수 있으며 오늘날 반도체 소자의 셀 사이즈를 최소화시키는데 결정적인 역할을 하고 있다.
한편, RCS(Recessed Common Source)는 SAS(Self-Aligned Source) 방식으로 플래시 소자의 공통 소스 라인(Common Source Line)을 형성하는 공정을 지칭한다.
기본적으로 플래시 메모리 소자에서 소스 층을 형성시킬 때 각 단위 셀마다 콘택(contact)을 연결하는 방법이 있지만 이 방법은 콘택 마진(contact margin)을 고려해야하기 때문에 고집적 소자에는 적절하지 않은 방법이다.
따라서 최근에는 플래시 메모리 소자의 고 집적화를 실현하기 위해 공통 소스 라인을 많이 적용하고 있다.
즉, 두 플래시 메모리 소자 사이의 STI의 격리(isolation) 물질을 제거하고 이온 주입 공정을 통해서 공통 소스를 형성하는 공정이 있다.
STI의 격리 방식은 실리콘 기판을 식각하고 산화막(oxide)으로 채워서 격리(isolation)하는 방식으로 격리영역 이외의 추가적인 영역이 최소화되어 집적도 증가에 유리하고 격리(isolation) 두께에 다른 깊이(depth) 차이가 없고 평탄화 특성이 우수하다.
도 1a 내지 도 1d는 일반적인 플래시 메모리 셀의 제조 공정을 나타낸 공정 순서도이다. 이들 도면들을 참조하면 일반적인 기술의 일 실시예에 의한 플래시 메모리 셀의 제조 방법은 다음과 같다.
우선 도 1a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘기판에 STI 공정을 진행하여 소자 격리를 위한 트렌치를 형성하고, 산화막(oxide)과 같은 소자 격리 물질(101)을 메운다.
그 후 실리콘 기판의 활성 영역 표면에 실리콘 산화막(SiO2)을 형성하고, 터널 부위의 실리콘산화막(SiO2)을 패터닝(patterning)하여 터널 산화막(tunnel oxide ; 102)을 형성한다.
이어, 도 1b를 보면, 터널 산화막(102) 상부 면에 플로팅 게이트(floating gate ; 103)를 증착하고 그 위에 순차적으로 유전체막으로서 ONO막(Oxide Nitride Oxide ; 104)과 컨트롤 게이트(105)를 형성한다.
이어, 도 1c를 보면, 공통 소오스가 형성될 영역을 제외하도록 감광막(photoresist ; 106)을 패터닝하고 소자 격리 물질(101)인 산화막을 제거한다.
여기서, 소자 격리 물질(101)을 제거하는 단계로 인해 컨트롤 게이트(105)의 측면이 손상되게 되며, 공통 소오스가 형성될 영역에 산화막이 잔류할 수 있어 이온 주입시 블로킹 현상이 나타나게 된다.
이어, 도 1d를 보면, 이온 주입으로 공통 소오스(107)를 형성하고 감광막(106)을 제거한다.
따라서, 본 발명의 목적은 RCS공정 진행시 컨트롤 게이트의 손실과 공통 소오스 형성시의 블로킹 현상을 해결하여, 공정의 안정화 및 소자 손실을 줄여 소자 특성향상을 기대할 수 있는 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 특징은 플래쉬 메모리 소자의 제조방법에 있어서, 액티브 영역이 구획되는 반도체 기판에 얕은 트렌치 소자 격리(STI)영역과 공통 소오스 영역이 위치할 트렌치를 형성하는 단계와, 상기 공통 소오스 영역을 정의하고 상기 공통 소오스 영역에 이온을 주입하여 공통 소오스를 형성하는 단계와, 상기 트렌치에 소자 격리 물질을 매립하는 단계와 상기 액티브 영역에 터널 산화막, 플로팅 게이트, 게이트 절연막 및 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 트렌치를 형성하는 방법은 반응 이온 식각(Reactive Ion Etching, RIE)이 될 수 있다.
상기 게이트 절연막은 ONO막이 될 수 있다.
발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상 과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래시 메모리 셀의 제조 공정을 나타낸 공정 순서도로서 개선된 RCS 형성 공정방법을 제안하고 있다.
우선 도 2a에 도시된 바와 같이, 반도체 기판(200)으로서 실리콘기판에 STI 공정을 진행하여 소자 격리를 위한 트렌치를 형성하되, 산화막(oxide)과 같은 소자 격리 물질은 메우지 않는다.
STI는 셀을 격리하는 역할을 하며, 반도체 기판(200)을 식각하고 소자 격리 물질인 산화막(Oxide)을 채워서 격리하는 것이 원칙이다. 그러나 본 발명에서 제안되는 공정에서는 일반적인 경우와는 다르게 소자 격리 물질을 먼저 메우지 않는다.
STI는 소자 격리 영역 이외의 추가적인 영역이 최소화되어 밀도 증가에 유리하고 격리 두께에 다른 깊이 차이가 없어 평탄화 특성이 우수하다.
이어, 도 2b를 보면, 공통 소오스가 형성될 영역을 제외하도록 감광막(202)을 패터닝하고 이온 주입으로 공통 소오스(203)를 형성한다.
여기서 보면, 본 발명에서 제안되는 공정은 소자 격리 물질을 제거하고 공통 소오스 영역을 형성하는 일반적인 공정과는 다르게 소자 격리 물질을 채우기 전에 공통 소오스(203)를 형성한다.
이어, 도 2c를 보면, 감광막(202)을 제거하고 트렌치에 산화막과 같은 소자 격리 물질(201)을 메운 후 실리콘 기판의 활성 영역 표면에 실리콘 산화막을 형성하고, 터널 부위의 실리콘 산화막을 패터닝하여 터널 산화막(204)을 형성한다.
여기서 보면, 본 발명에서 제안되는 공정은 소자 격리를 위한 산화막이 제거 된 후 그 자리에 공통소오스 영역을 형성하는 일반적인 공정과는 다르게, 공통 소오스(203)를 형성한 후 소자 격리 물질(201)을 메우게 된다.
이어, 도 2d를 보면, 터널 산화막(204) 상부 면에 플로팅 게이트(205)를 증착하고 그 위에 순차적으로 유전체막으로서 ONO막(206)과 컨트롤 게이트(207)를 형성한다.
여기서, 좀더 구체적으로 살펴보면, 열 산화(thermal oxidation) 공정으로 반도체 기판인 실리콘 기판의 활성 영역 표면에 실리콘산화막(SiO2)을 형성하고, 터널 부위의 실리콘산화막(SiO2)을 패터닝하여 터널 산화막(204)을 형성한다.
터널 산화막(204) 상부 면에 플로팅 게이트(205)용 도전막으로서, 도프트 폴리실리콘을 증착하고 그 위에 순차적으로 유전체막으로서 ONO(Oxide Nitride Oxide) 막을 증착 할 수 있다.
산화막의 한층 만으로는 요구되는 유전용량을 낼 수 없기 때문에 유전용량이 2배 가량 큰 질화막을 산화막 사이에 형성하여 줌으로써 높은 유전용량을 얻는 방법이다.
또한, 도 2d의 컨트롤 게이트(207)는 도 1d의 컨트롤 게이트(105)와 비교해 측면의 손상이 없음이 자명하다.
여기서, 일반적인 기술과는 달리 공통 소오스 영역의 소자 격리 물질(201)을 제거하는 단계를 없애고, 먼저 공통 소오스(203)를 생성하고 소자 격리 물질(201)을 트렌치에 메운 후 컨트롤 게이트(207)를 생성함으로 인해 컨트롤 게이트(207)의 측면이 손상되는 문제를 피할 수 있게 되며, 공통 소오스 영역에 산화막이 잔류 할 문제 또한 피할 수 있어 공통 소오스(203) 형성을 위한 이온 주입시 블로킹 현상을 극복할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 플래쉬 메모리 소자의 제조방법은 RCS공정에 있어서, 기존 공정의 STI를 위한 소자 격리 물질의 제거에 따른 컨트롤 게이트의 손실과 소자 격리 물질의 잔류에 따른 공통 소오스를 위한 이온 주입 시의 블로킹 현상을 극복하여 소자의 특성을 더욱 안정화 및 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
Claims (3)
- 플래쉬 메모리 소자의 제조방법에 있어서,액티브 영역이 구획되는 반도체 기판에 얕은 트렌치 소자 격리(STI)영역과 공통 소오스 영역이 위치할 트렌치를 형성하는 단계;상기 공통 소오스 영역에 이온을 주입하여 공통 소오스를 형성하는 단계;상기 트렌치에 소자 격리 물질을 매립하는 단계; 및상기 액티브 영역에 터널 산화막, 플로팅 게이트, 게이트 절연막 및 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 트렌치를 형성하는 방법은 반응 이온 식각(RIE)인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 절연막은 ONO막인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| S901 | Examination by remand of revocation | ||
| E902 | Notification of reason for refusal | ||
| GRNO | Decision to grant (after opposition) | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |