KR20080033614A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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KR20080033614A
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임민환
이운경
최정혁
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삼성전자주식회사
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Abstract

비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 비휘발성 메모리 소자는 반도체 기판의 활성 영역과 필드 영역을 정의하고 소정 깊이의 리세스 영역을 포함하는 소자 분리막, 활성 영역 상에 터널 절연막을 개재하여 위치하는 제 1 게이트 패턴과 제 1 게이트 패턴의 측벽에 위치하고 그 하부는 제 1 게이트 패턴의 하부보다 상위 레벨에 위치하는 제 2 게이트 패턴을 구비하여, 적어도 일부가 활성 영역의 폭보다 넓은 부분을 포함하는 플로팅 게이트, 및 플로팅 게이트 상부에 유전체막을 개재하여 위치하는 컨트롤 게이트를 포함한다.
비휘발성, 메모리, 플로팅 게이트, 제 1 게이트 패턴, 제 2 게이트 패턴

Description

비휘발성 메모리 소자 및 그 제조 방법{Non volatile memory device and method for fabricating the same}
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 순차적으로 배열한 단면도들이다.
도 9 내지 도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 순차적으로 배열한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
110: 반도체 기판 112: 트렌치
120: 트랩 산화막 136, 138: 제 1 게이트 패턴
146, 148: 리세스 영역 152, 156: 제 2 게이트 패턴
160, 162: 유전체막 170, 172: 컨트롤 게이트
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 상세하게는 낸드 플래 시 소자를 이용하는 비휘발성 메모리 소자에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라, 낸드 플래시 소자(NAND flash device)의 제조 공정에서는, 자기 정합 얕은 트렌치 소자 분리(Self Aligned Shallow Trench Isolation; 이하, 'SA-STI'라 함) 방식을 이용하여, 활성 영역(active area)과 필드 영역(field area)을 정의하면서 플로팅 게이트를 동시에 형성한다.
이러한 SA-STI 공정에서는 플로팅 게이트가 트랜치 에치시 식각 마스크로 사용되기 때문에, 완성된 플로팅 게이트의 폭은 활성 영역의 폭보다 좁게 된다. 이 경우, 플로팅 게이트 상에 유전체막 및 컨트롤 게이트를 위한 도전막을 형성하고, 후속하는 컨트롤 게이트의 패터닝 공정에서 플로팅 게이트 측벽의 유전막 제거 시에, 상부의 폭은 넓고 상부에서 저부로 갈수록 폭이 작은 테이퍼(taper) 형태의 얕은 소자 분리 영역의 측벽이 드러날 수 있고, 이어지는 트렌치 내부의 소자 분리막의 제거 공정에서 트렌치 측벽이 잠식되어 패임(pitting)이 유발될 수 있다.
이에, 본 발명이 이루고자 하는 기술적 과제는 트렌치 측벽의 패임이 발생하지 않고, 소자 특성이 우수한 비휘발성 메모리 소자를 제공하고자 하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 트렌치 측벽의 패임이 발생하지 않고, 소자 특성이 우수한 비휘발성 메모리 소자의 제조 방법을 제공하고자 하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 반도체 기판의 활성 영역과 필드 영역을 정의하고 소정 깊이의 리세스 영역을 포함하는 소자 분리막, 상기 활성 영역 상에 터널 절연막을 개재하여 위치하는 제 1 게이트 패턴과 상기 제 1 게이트 패턴의 측벽에 위치하고 그 하부는 상기 제 1 게이트 패턴의 하부보다 상위 레벨에 위치하는 제 2 게이트 패턴을 구비하여, 적어도 일부가 상기 활성 영역의 폭보다 넓은 부분을 포함하는 플로팅 게이트, 및 상기 플로팅 게이트 상부에 유전체막을 개재하여 위치하는 컨트롤 게이트를 포함한다.
또한, 상기 리세스 영역의 깊이는 그 바닥면이 상기 활성 영역과 실질적으로 동일하거나, 그보다 하위 레벨을 갖도록 할 수 있다.
또한, 상기 제 1 게이트 패턴은 상기 활성 영역의 폭과 실질적으로 동일한 제 1 폭과 상기 제 1 폭보다 좁은 제 2 폭을 갖는 부분을 포함할 수 있고, 이 경우 상기 제 2 게이트 패턴은 상기 제 1 게이트 패턴의 상기 제 2 폭을 갖는 측벽에 위치할 수 있다.
또한, 상기 제 1 게이트 패턴은 상기 활성 영역의 폭과 실질적으로 동일한 폭을 가질 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법은, 반도체 기판의 활성 영역과 필드 영역을 정의하는 소자 분리막을 형성하는 단계, 상기 활성 영역 상에 터널 절연막을 개재하여 위치하는 제 1 게이트 패턴과 상기 제 1 게이트 패턴의 측벽에 위치하고 그 하부는 상 기 제 1 게이트 패턴의 하부보다 상위 레벨에 위치하는 제 2 게이트 패턴을 구비하여, 적어도 일부가 상기 활성 영역의 폭보다 넓은 부분을 포함하는 플로팅 게이트를 형성하는 단계, 상기 제 2 게이트 패턴을 식각 마스크로 하여 상기 소자 분리막에 리세스 영역을 형성하는 단계, 및 상기 플로팅 게이트 및 상기 리세스 영역 상부에 유전체막을 개재하여 컨트롤 게이트를 형성하는 단계를 포함한다.
이때, 소자 분리막을 형성하는 단계는 상기 반도체 기판에 자기 정합 얕은 트렌치 소자 분리 방식을 이용하여 상기 활성 영역과 상기 필드 영역을 정의할 수 있다.
또한, 상기 리세스 영역의 깊이는 그 바닥면이 상기 활성 영역과 실질적으로 동일한 레벨을 갖거나, 그보다 하위 레벨을 갖도록 형성될 수 있다..
또한, 상기 제 1 게이트 패턴은 상기 활성 영역의 폭과 실질적으로 동일한 제 1 폭과 상기 제 1 폭보다 좁은 제 2 폭을 갖는 부분을 포함할 수 있고, 이 경우 상기 제 2 게이트 패턴은 상기 제 1 게이트 패턴의 상기 제 2 폭을 갖는 측벽에 위치할 수 있다.
또한, 상기 제 1 게이트 패턴은 상기 활성 영역의 폭과 실질적으로 동일한 폭을 가질 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구 현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 구성 요소의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 구성 요소를 뒤집을 경우, 다른 구성 요소의 아래(below, beneath)로 기술된 구성 요소는 다른 구성 요소의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 구성 요소의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 도 1을 참조하여 설명한다. 도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 1에 도시한 바와 같이, 셀 어레이 영역 및 주변 회로 영역(도시하지 않음)을 갖는 반도체 기판(110)의 소정 영역에 소자 분리막(144)을 구비하고, 이에 의해 소자 분리막(144)이 위치하는 필드 영역과 그 이외의 영역인 활성 영역으로 정의된다.
소자 분리막(144)은 반도체 기판(110) 내에 트렌치(112)를 채우는 소자 분리막일 수 있다. 트렌치(112)는 상부는 넓고, 상부에서 하부로 갈수록 그 폭이 좁아지는 테이퍼 형태를 가질 수 있다. 이로써, 셀 피치(cell pitch) 크기와 활성 영역의 폭 감소를 최소화하여 트렌치(112) 매립 특성 마진 감소와 프로그램 속도가 감소되는 현상을 보상할 수 있다. 또한, 도시하지는 않았지만, 트렌치(112) 내벽에 월(wall) 산화막이 위치할 수 있다.
이러한 소자 분리막(144)은 소정 깊이의 리세스 영역(146)을 구비한다. 이때, 리세스 영역(146)의 바닥면은 활성 영역과 실질적으로 동일하거나 그보다 낮은 레벨을 가질 수 있다. 리세스 영역(146)의 바닥면이 활성 영역과 실질적으로 동일 하거나, 그 보다 낮은 레벨을 갖는 경우, 플로팅 게이트(FG)간의 커플링 커패시턴스를 감소시킬 수 있는데, 이에 대한 상세한 설명은 후술하는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법에서 하기로 한다.
또한, 반도체 기판(110)의 활성 영역에는 터널 산화막(120)을 개재하여 플로팅 게이트(FG)가 위치한다. 플로팅 게이트(FG)는 활성 영역의 폭과 실질적으로 동일한 폭을 갖는 부분과 활성 영역의 폭보다 넓은 폭을 갖는 부분을 포함한다. 즉, 플로팅 게이트(FG)의 적어도 일부는 활성 영역의 폭보다 넓은 폭을 갖는 부분을 포함한다.
이러한 플로팅 게이트(FG)를 보다 상세하게 설명하면, 플로팅 게이트(FG)는 터널 절연막(120)과 인접하는 부분은 활성 영역과 실질적으로 동일한 폭을 갖고, 상부로 올라갈수록 상대적으로 좁아지는 폭을 포함하는 제 1 게이트 패턴(136)과 제 1 게이트 패턴(136)의 측벽에 형성되어 있되, 외부로 돌출된 부분을 포함하여, 플로팅 게이트(FG)의 적어도 일부가 활성 영역의 폭보다 더 넓은 폭을 갖도록 하는 제 2 게이트 패턴(152)을 포함한다. 제 2 게이트 패턴(152)은 제 1 게이트 패턴(136)의 상대적으로 좁은 폭을 갖는 부분에 위치한다.
이러한 제 2 게이트 패턴(152)은 그 상부는 예를 들어 제 1 게이트 패턴(136)의 상부에 정렬될 수 있고, 그 하부는 제 1 게이트 패턴(136)의 하부보다 상위 레벨에 위치하여, 제 2 게이트 패턴(152)의 하부에는 소자 분리막(144)이 위치한다.
상술한 바와 같은, 제 2 게이트 패턴(152)은 소자 분리막(144)에 리세스 영 역(146)을 형성할 시, 테이퍼 형태의 트랜치(112)의 측벽이 잠식되지 않도록 하는 공정 마진을 제공하고, 활성 영역과 후술하는 컨트롤 게이트(170) 사이의 거리를 확보하여, 이들 간의 거리가 충분하지 않을 경우 발생할 수 있는 누설 전류에 의한 소자 특성 저하를 방지할 수 있다.
이러한 플로팅 게이트(FG) 상부에는 플로팅 게이트(FG)의 단차를 따라 형성된 유전체막(160)을 개재하여 컨트롤 게이트(170)가 위치한다.
계속해서, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 도 2를 참조하여 설명한다. 도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
본 발명의 다른 실시예에 따른 비휘발성 메모리 소자는 플로팅 게이트(FG)의 형태를 제외하고는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자와 실질적으로 동일하므로, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자와의 차이점을 중심으로 설명한다.
도 2에 도시한 바와 같이, 활성 영역과 필드 영역을 정의하고 소정 깊이의 리세스 영역(148)을 구비하는 소자 분리막(144)이 형성되어 있는 반도체 기판(110)의 활성 영역에는 터널 산화막(120)을 개재하여 플로팅 게이트(FG)가 위치한다.
이러한 플로팅 게이트(FG)를 보다 상세하게 설명하면, 플로팅 게이트(FG)는 활성 영역과 실질적으로 동일한 폭을 갖는 제 1 게이트 패턴(138)과 제 1 게이트 패턴(138)의 측벽에 형성되어 플로팅 게이트(FG)의 적어도 일부가 활성 영역의 폭보다 넓은 폭을 갖도록 하는 제 2 게이트 패턴(156)을 포함한다.
제 2 게이트 패턴(156)은 그 상부는 예를 들어 제 1 게이트 패턴(138)의 상부에 정렬될 수 있고, 그 하부는 제 1 게이트 패턴(138)의 하부보다 상위 레벨에 위치하여, 제 2 게이트 패턴(152)의 하부에는 소자 분리막(144)이 위치한다.
상술한 바와 같은 제 2 게이트 패턴(152)의 역할은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자에서와 실질적으로 동일하므로, 여기에서는 중복되는 설명은 생략한다.
이러한 플로팅 게이트(FG) 상부에는 플로팅 게이트(FG)의 단차를 따라 형성된 유전체막(162)을 개재하여 컨트롤 게이트(172)가 위치한다.
계속해서, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 도 1 및 도 3 내지 도 8을 참조하여 설명한다. 도 3 내지 도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법 공정 순서에 따른 순차적으로 배열한 단면도들이다.
우선, 도시하지는 않았지만 이온 주입 공정에 의해 웰이 형성되고 플래시 메모리 셀이나 트랜지스터의 문턱 전압을 조절하기 위한 이온 주입층이 형성된 반도체 기판 상에 터널 산화막을 위한 산화막, 플로팅 게이트를 위한 폴리실리콘막, 버퍼 산화막, 캡핑층 및 하드 마스크를 차례로 형성한 후, 포토리소그래피 공정에 의해 캡핑층의 일부가 노출되도록 하드 마스크를 선택적으로 식각한다.
이어, 하드 마스크 패턴을 식각 마스크로 하여 캡핑층, 버퍼 산화막, 폴리실리콘막 및 산화막을 식각하여, 터널 산화막(도 3의 120)과 도전막 패턴(도 3의 130)을 형성하고, 이들 식각된 구조물을 식각 마스크로 이용하여 반도체 기판을 식 각하여, 도 3에 도시한 바와 같이 기판(110) 내에는 소정 폭과 깊이를 갖는 트렌치(112)를 형성한다.
이때, 트렌치(112)는 상부의 폭이 넓고, 상부에서 저부로 갈수록 폭이 작은 테이퍼 형태의 슬로프(slope)를 갖도록 식각하는 것이 바람직하다. 이로써, 셀 피치 크기와 활성 영역의 폭 감소를 최소화하여 트렌치(112) 매립 특성 마진의 감소와 프로그램 속도가 감소되는 현상을 보상할 수 있다. 또한, 도시하지는 않았지만, 트렌치(112) 내벽에 월 산화막을 형성하여, 식각 공정시 트렌치 내벽에 발생하는 손상을 보상할 수 있다.
이어, 도 4에 도시한 바와 같이 트렌치(112)가 매립되도록 트렌치(112)를 포함하는 전체 구조 상부에 소자 분리막(140)을 형성한다. 여기서, 소자 분리막(140)은 HDP(High Density Plasma) 산화막이 사용될 수 있다. HDP 산화막은 트렌치(112)의 갭 필링 특성이 우수하다.
다음, 도 5에 도시한 바와 같이 캡핑층(도시하지 않음)을 식각 장벽층으로 이용한 CMP 공정을 실시하여 소자 분리막(142) 및 도전막 패턴(132) 등을 포함한 전체 구조 상부를 평탄화하고, 인산(H3PO4)을 이용한 식각 공정을 실시하여 캡핑층을 제거한다.
이어, 도 6에 도시한 바와 같이 습식 또는 건식 식각 공정을 실시하여 트렌치(112) 내부에 매립된 소자 분리막(도 5의 142)을 선택적으로 에치한다. 이때, 식각 공정은 폴리실리콘으로 이루어진 도전막 패턴(도 5의 132)과 산화막(도 5의 142) 간의 식각 선택비를 조절하여 선택적으로 소자 분리막(도 5의 142)을 에치한다. 식각 공정시 소자 분리막(144)은 도전막 패턴(134)과 적어도 일부 중첩되는 높이까지 에치되는 것이 바람직하다.
또한, 습식 식각 공정을 이용하여 도전막 패턴(도 5의 132)의 측벽을 에치하여 제 1 게이트 패턴(134)을 형성한다. 이러한 제 1 게이트 패턴(132)은 소자 분리막(144)과 적어도 일부 중첩하는 부분은 제 1 폭(w1)을 갖고, 소자 분리막(144)과 중첩하지 않는 부분은 제 1 폭(w1)보다 좁은 제 2 폭(w2)을 갖는다.
다음, 도 7에 도시한 바와 같이 제 1 게이트 패턴(134) 등을 포함한 전체 구조 상부에 폴리실리콘막(150)을 형성한다. 이때, 폴리실리콘막(150)은 제 1 게이트 패턴(132)를 구성하는 폴리실리콘막과 실질적으로 동일한 것을 사용할 수 있다.
이어, 도 8에 도시한 바와 같이 폴리실리콘막(도 5의 150)이 제 1 게이트 패턴(132)의 제 2 폭을 갖는 부분의 측벽에 일종의 스페이서와 같은 형태가 되도록 건식 식각 방식, 예를 들어 에치백(etchback) 방식을 사용하여 제 2 게이트 패턴(152)을 형성한다. 그 후, 제 2 플로팅 게이트(152)를 식각 마스크로 하여 소자 분리막(도 7의 144)을 선택적으로 에치하여, 트렌치(112) 측으로 함몰된 리세스 영역(146)을 형성한다. 이러한 리세스 영역(146)의 바닥은 활성 영역과 실질적으로 동일한 레벨을 갖거나, 그보다 하위 레벨을 갖도록 형성된다.
소자 분리막(도 7의 144)이 리세스 되지 않는 경우, 소자 분리막(도 7의 144)과 중첩되어 있는 제 1 게이트 패턴(136) 사이에 소자 분리막(도 7의 144)을 유전체막으로 채택하는 기생 커플링 커패시터(parasitic coupling capacitor)가 발생할 수 있다. 이러한 커플링 커패시터의 커패시턴스는 플로팅 게이트 사이의 거리가 감소할수록 증가한다. 따라서, 따라서, 소자 분리막(144)에 트렌치(146)를 형성하고, 그 바닥면을 활성 영역과 실질적으로 동일하거나, 그보다 하위 레벨을 갖도록 형성하여, 플로팅 게이트간의 커플링 커패시턴스를 감소시킬 수 있다. 이때, 제 2 게이트 패턴(152)에 의해 소자 분리막(144)의 리세스시 공정 마진을 확보할 수 있다. 또한, 제 2 게이트 패턴(152)에 의해 활성 영역과 컨트롤 게이트(도 1의 170)도 일정 간격을 유지할 수 있어, 활성 영역과 컨트롤 게이트(도 1의 170) 사이의 거리가 충분하지 않을 경우 발생할 수 있는 누설 전류에 의한 소자 특성 저하를 방지할 수 있다.
다음, 도 1에 도시한 바와 같이, 제 1 및 제 2 게이트 패턴(134, 152)과 리세스 영역(146)을 포함하는 전체 구조 상부의 단차를 따라 유전체막(160)과 컨트롤 게이트(170)를 형성하기 위한 도전막(도시하지 않음)을 차례로 형성한다.
이때, 유전체막(160)은 예를 들어 ONO(Oxide/Nitride/Oxide), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 하프늄 산화막(HfO2)/알루미늄 산화막(Al2O3) 또는 실리콘 산화막(SiO2)/하프늄 산화막(HfO2)/알루미늄 산화막(Al2O3)과 같은 유전체막(160)으로 형성할 수 있고, 컨트롤 게이트(170)를 위한 도전막은 도핑된 폴리실리콘막 또는 폴리사이드막(polycide layer)으로 형성할 수 있다. 그후, 포토리소그래피 공정을 실시하여 컨트롤 게이트(170)를 형성한다.
이어, 통상의 비휘발성 메모리 소자의 제조 방법을 이용하여, 비휘발성 메모리 소자를 완성한다.
계속해서, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 도 2 및 도 9 내지 도 11을 참조하여 설명한다. 도 9 내지 도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 공정 순서에 따라 순차적으로 배열한 단면도이다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법에서와 마찬가지로, 도 3에 도시한 바와 같이 자기 정합 방법에 의해 반도체 기판(110)에 트렌치(112)와 도전막 패턴(130)을 형성하고, 도 4에 도시한 바와 같이 전체 구조를 덮는 소자 분리막(140)을 형성한 후, 도 5에 도시한 바와 같이, CMP 공정을 실시하여 소자 분리막(142) 및 제 도전막 패턴(132) 등을 포함한 전체 구조를 평탄화한다.
다음, 도 9에 도시한 바와 같이 습식 또는 건식 식각 공정을 이용하여 트렌치(112) 내부에 매립된 소자 분리막(도 5의 142)을 선택적으로 에치한다. 이때, 식각 공정은 폴리실리콘으로 이루어진 제 1 게이트 패턴(도 5의 132)과 산화막(도 5의 142) 간의 식각 선택비를 조절하여 선택적으로 소자 분리막(도 5의 142)을 에치한다. 식각 공정시 소자 분리막(144)은 제 1 게이트 패턴(138)과 적어도 일부 중첩되는 높이까지 에치되는 것이 바람직하다.
이어, 도 10에 도시한 바와 같이 제 1 게이트 패턴(138) 등을 포함하는 전체 구조 상부에 폴리실리콘막(154)을 형성한다. 이때, 폴리실리콘막(154)은 제 1 게이트 패턴(138)을 구성하는 폴리실리콘막과 실질적으로 동일한 것을 사용할 수 있다.
이어, 도 11에 도시한 바와 같이 폴리실리콘막(도 10의 154)이 제 1 게이트 패턴(138)의 측벽에 일종의 스페이서와 같은 형태가 되도록 건식 식각 방식, 예를 들어 에치백 방식을 사용하여 제 2 게이트 패턴(156)을 형성한다.
제 2 게이트 패턴(156)은 그 상부는 예를 들어 제 1 게이트 패턴(138)의 상부에 정렬될 수 있고, 그 하부는 제 1 게이트 패턴(138)의 하부보다 상위 레벨에 위치하여, 제 2 게이트 패턴(156)의 하부에는 소자 분리막(144)이 위치한다.
그 후, 제 2플로팅 게이트(156)를 식각 마스크로 하여 소자 분리막(144)을 선택적으로 에치하여, 트렌치(112) 측으로 함몰된 리세스 영역(148)을 형성한다. 이러한 리세스 영역(148)은 활성 영역과 실질적으로 동일한 레벨을 갖거나, 그 보다 하위 레벨을 갖도록 형성된다.
리세스 영역(148)의 바닥면이 활성 영역과 실질적으로 동일한 레벨을 갖거나, 그 보다 하위 레벨을 가져야 하는 이유와, 제 2 게이트 패턴(156)의 역할에 대한 것은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법에서 설명한 바와 동일하므로, 여기에서는 중복되는 설명은 생략한다.
다음, 도 2에 도시한 바와 같이, 제 1 및 제 2 게이트 패턴(138, 156)과 리세스 영역(148)을 포함하는 전체 구조 상부의 단차를 따라 유전체막(162)과 컨트롤 게이트(172)를 형성하기 위한 도전막(도시하지 않음)을 차례로 형성한다. 이때, 유전체막(162)과 컨트롤 게이트(172)를 위한 도전막은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법에서 사용한 것과 실질적으로 동일하므로, 여기에서는 중복되는 설명은 생략한다. 그후, 포토리소그래피 공정을 실시하여 컨트롤 게이트(172)를 형성한다.
이어, 통상의 비휘발성 메모리 소자의 제조 방법을 이용하여, 비휘발성 메모리 소자를 완성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
이상에 설명한 본 발명의 실시예들에 따른 비휘발성 메모리 소자는 제 1 게이트 패턴의 측벽에 제 2 게이트 패턴을 구비하여, 플로팅 게이트의 적어도 일부가 그가 위치하는 활성 영역의 폭보다 더 큰 폭을 갖도록 하여, 플로팅 게이트간 커플링 커패시턴스를 감소시키기 위한 소자 분리막에 형성된 리세스 영역 형성시 공정 마진을 확보할 수 있다. 따라서, 소자 분리막에 에치 공정을 수행할 시 발생할 수 있었던 트렌치 측벽의 패임 현상이 방지된다.
또한, 제 2 게이트 패턴에 의해, 활성 영역과 컨트롤 게이트에 소정 간격을 유지할 수 있어, 액티브 영역과 컨트롤 게이트 사이의 거리가 충분하지 않을 경우 발생할 수 있는 누설 전류에 의한 소자 특성 저하를 방지할 수 있다.

Claims (11)

  1. 반도체 기판의 활성 영역과 필드 영역을 정의하고 소정 깊이의 리세스 영역을 포함하는 소자 분리막;
    상기 활성 영역 상에 터널 절연막을 개재하여 위치하는 제 1 게이트 패턴과 상기 제 1 게이트 패턴의 측벽에 위치하고 그 하부는 상기 제 1 게이트 패턴의 하부보다 상위 레벨에 위치하는 제 2 게이트 패턴을 구비하여, 적어도 일부가 상기 활성 영역의 폭보다 넓은 부분을 포함하는 플로팅 게이트; 및
    상기 플로팅 게이트 상부에 유전체막을 개재하여 위치하는 컨트롤 게이트를 포함하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 리세스 영역의 깊이는 그 바닥면이 활성 영역과 실질적으로 동일한 레벨을 갖거나, 그보다 하위 레벨을 갖도록 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제 1 게이트 패턴은 상기 활성 영역의 폭과 실질적으로 동일한 제 1 폭과 상기 제 1 폭보다 좁은 제 2 폭을 갖는 부분을 포함하는 비휘발성 메모리 소자.
  4. 제 3 항에 있어서,
    상기 제 2 게이트 패턴은 상기 제 1 게이트 패턴의 상기 제 2 폭을 갖는 측벽에 위치하는 비휘발성 메모리 소자.
  5. 제 1 항에 있어서,
    상기 제 1 게이트 패턴은 상기 활성 영역의 폭과 실질적으로 동일한 폭을 갖는 비휘발성 메모리 소자.
  6. 반도체 기판의 활성 영역과 필드 영역을 정의하는 소자 분리막을 형성하는 단계;
    상기 활성 영역 상에 터널 절연막을 개재하여 위치하는 제 1 게이트 패턴과 상기 제 1 게이트 패턴의 측벽에 위치하고 그 하부는 상기 제 1 게이트 패턴의 하부보다 상위 레벨에 위치하는 제 2 게이트 패턴을 구비하여, 적어도 일부가 상기 활성 영역의 폭보다 넓은 부분을 포함하는 플로팅 게이트를 형성하는 단계;
    상기 제 2 게이트 패턴을 식각 마스크로 하여 상기 소자 분리막에 리세스 영역을 형성하는 단계; 및
    상기 플로팅 게이트 및 상기 리세스 영역 상부에 유전체막을 개재하여 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 소자 분리막을 형성하는 단계는 상기 반도체 기판에 자기 정합 얕은 트 렌치 소자 분리 방식을 이용하여 상기 활성 영역과 상기 필드 영역을 정의하는 비휘발성 메모리 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 리세스 영역의 깊이는 그 바닥면이 상기 활성 영역과 실질적으로 동일한 레벨을 갖거나, 그보다 하위 레벨을 갖도록 형성되는 비휘발성 메모리 소자의 제조 방법.
  9. 제 6 항에 있어서,
    상기 제 1 게이트 패턴은 상기 활성 영역의 폭과 실질적으로 동일한 제 1 폭과 상기 제 1 폭보다 좁은 제 2 폭을 갖는 부분을 포함하는 비휘발성 메모리 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 2 게이트 패턴은 상기 제 1 게이트 패턴의 상기 제 2 폭을 갖는 측벽에 위치하는 비휘발성 메모리 소자의 제조 방법.
  11. 제 6 항에 있어서,
    상기 제 1 게이트 패턴은 상기 활성 영역의 폭과 실질적으로 동일한 폭을 갖는 비휘발성 메모리 소자의 제조 방법.
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