KR20070067563A - 플로팅 게이트 형성 방법 - Google Patents

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KR20070067563A
KR20070067563A KR1020050129133A KR20050129133A KR20070067563A KR 20070067563 A KR20070067563 A KR 20070067563A KR 1020050129133 A KR1020050129133 A KR 1020050129133A KR 20050129133 A KR20050129133 A KR 20050129133A KR 20070067563 A KR20070067563 A KR 20070067563A
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floating gate
layer
forming
preliminary floating
film
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한동균
송재혁
차지훈
홍창기
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삼성전자주식회사
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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Abstract

폴리 실리콘 스트링거 및 소자 영역 내의 피팅 방지를 할 수 있는 플로팅 게이트 형성방법이 개시된다. 본 발명은 반도체 기판 상에 터널 산화막 및 마스크층을 순차적으로 형성하는 단계, 상기 마스크층, 터널 산화막 및 반도체 기판을 순차적으로 식각하여 트랜치를 형성하는 단계, 상기 기판의 트렌치 및 상기 마스크층 사이의 공간 내에 소자 분리막을 형성하는 단계, 상기 마스크층을 제거하여 U자 모양의 소자 영역을 형성하는 단계, 상기 소자 영역 및 소자 분리막 상부에 제 1 도전막을 콘포멀하게 형성하는 단계, 상기 제 1 도전막 상부를 제거함으로써 U자 모양의 예비 플로팅 게이트를 형성하는 단계, 상기 예비 플로팅 게이트의 측벽이 돌출되도록 상기 소자 분리막을 일부 제거하는 단계 및 상기 예비 플로팅 게이트의 측벽이 슬로프를 가지도록 식각하는 단계를 포함한다.
스트링거, 피팅, 플로팅, 터널 산화막, 트랜치, 콘포멀

Description

플로팅 게이트 형성 방법{Method for forming floating gates}
도 1은 종래 기술에 따라 반도체 기판상에 터널 산화막과 실리콘 질화막이 순차적으로 형성된 구조를 설명하기 위하여 도시한 도면이고,
도 2는 상기 실리콘 질화막, 터널산화막 및 반도체 기판을 식각하여소자 분리막 형성을 위한 트랜치가 형성된 구조를 설명하기 위하여 도시한 도면이고,
도 3은 상기 트랜치 내부를 매립하여 소자 분리막을 형성하기 위한 절연막이 적층된 구조를 설명하기 위하여 도시한 도면이고,
도 4는 상기 절연막의 상부를 제거함으로써 소자 분리막이 형성된 구조를 설명하기 위하여 도시한 도면이고,
도 5는 상기 소자 분리막 사이에 위치하고 있는 실리콘 질화막이 제거하여 소자 분리막 상부가 돌출되고, 그 사이에 형성된 소자 영역을 설명하기 위하여 도시한 도면이고,
도 6는 상기 소자 영역의 측벽을 형성하고 있는 소자 분리막의 일부를 식각하여 공간이 넓어진 소자 영역을 설명하기 위하여 도시한 도면이고,
도 7은 상기 소자 영역 및 소자 분리막 상부에 제 1 폴리 실리콘막이 형성된 구조를 설명하기 위하여 도시한 도면이고,
도 8은 상기 제 1 폴리 실리콘막을 보호하기 위하여 상기 소자 영역을 매립 하도록 형성된 버퍼 산화막을 설명하기 위하여 도시한 도면이고,
도 9는 상기 소자 분리막의 상부 표면이 노출되도록 상기 제 1 폴리 실리콘 및 버퍼 산화막의 상부를 제거함으로써 예비 플로팅 게이트가 형성된 구조를 설명하기 위하여 도시한 도면이고,
도 10은 상기 예비 플로팅 게이트 내부에 잔류하고 있는 버퍼 산화막과 상기 예비 플로팅 게이트 사이에 존재하는 소자 분리막 상부가 제거된 구조를 설명하기 위하여 도시한 도면이고,
도 11은 상기 예비 플로팅 게이트의 계면을 따라 유전막이 형성된 구조를 설명하기 위하여 도시한 도면이고,
도 12는 상기 유전막이 증착된 예비 플로팅 게이트를 포함하는 기판 전면에 제 2 폴리 실리콘막이 형성된 구조를 설명하기 위하여 도시한 도면이고,
도 13은 플로팅 게이트를 형성하기 위하여 상기 제 2 폴리 실리콘, 유전막 및 예비 플로팅 게이트를 순차적으로 식각함에 있어서 예비 플로팅 게이트가 잔류하는 스트링거(stringer) 구조를 설명하기 위하여 도시한 도면이고,
도 14A는 플로팅 게이트 형성후 플로팅 게이트 사이에 잔류하는 예비 플로팅 게이트의 스트링거 구조를 보이기 위한 SEM 사진이며, 도 14B는 피팅(pitting) 구조를 보여주는 SEM 사진이다.
도 15는 본 발명에 따라 소자 영역 및 소자 분리막 상부에 제 1 폴리 실리콘막이 형성된 구조를 설명하기 위하여 도시한 도면이고,
도 16은 상기 제 1 폴리 실리콘막을 보호하기 위하여 상기 소자 영역을 매립 하도록 형성된 버퍼 산화막을 설명하기 위하여 도시한 도면이고,
도 17은 상기 소자 분리막의 상부 표면이 노출되도록 상기 제 1 폴리 실리콘 및 버퍼 산화막의 상부를 제거함으로써 예비 플로팅 게이트가 형성된 구조를 설명하기 위하여 도시한 도면이고,
도 18은 상기 예비 플로팅 게이트 내부에 잔류하고 있는 버퍼 산화막과 상기 예비 플로팅 게이트 사이에 존재하는 소자 분리막 상부가 제거된 구조를 설명하기 위하여 도시한 도면이고,
도 19는 상기 예비 플로팅 게이트를 습식 식각 처리하여 측벽 슬로프가 형성된 예비 플로팅 게이트 구조를 설명하기 위하여 도시한 도면이고,
도 20은 상기 예비 플로팅 게이트의 계면을 따라 유전막이 형성된 구조를 설명하기 위하여 도시한 도면이고,
도 21은 상기 유전막이 증착된 예비 플로팅 게이트를 포함하는 기판 전면에 제 2 폴리 실리콘막이 형성된 구조를 설명하기 위하여 도시한 도면이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 100: 반도체 기판 20, 200: 터널 산화막
30: 실리콘 질화막 40: 트랜치
50: 절연막 50', 500': 소자 분리막
60, 600: 전극 영역 70, 700: 제 1 폴리 실리콘막
70',700': 예비 플로팅 게이트 80, 800: 버퍼 산화막
90, 900: 유전막 92, 920: 제 2 폴리 실리콘막
95: 제 1 폴리 실리콘 잔류물
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로 플래쉬 메모리의 플로팅 게이트 형성 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)은 전원 공급이 차단되면 메모리 내에 저장된 정보가 소거되기 때문에 휘발성 메모리 장치(volatile memory device)라 한다. 이에 반해, 플래쉬 메모리(flash memory)는 전원 공급이 차단되더라도 메모리 내에 저장된 정보가 그대로 유지되기 때문에 비휘발성 메모리 장치(non-volatile meemory device)라 한다.
DRAM의 게이트 전극층이 하나의 게이트로 구성되는 것에 반해 플래쉬 메모리의 게이트 전극층은 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)로 구성된다. 플로팅 게이트와 콘트롤 게이트 사이에는 유전막이 있어서 커패시터와 같은 역할을 한다.
콘트롤 게이트에 고전압이 인가되면 채널(channel) 영역에 있던 전자들이 에너지를 얻어 플로팅 게이트로 주입되어 플래쉬 메모리에 정보가 저장(program)된다. 플로팅 게이트에 인가되는 전압에 대한 콘트롤 게이트에 인가되는 전압의 비를 커플링 비율(coupling ratio)이라고 한다. 커플링 비율이 높을수록 정보의 저장 효율이 증가된다.
반대로, 소오스(source) 영역에 고전압이 인가되면 F-N 터널링(Fowler-Nordheim tunneling)에 의해 플로팅 게이트에 있던 전자들이 소오스 영역이나 기판으로 빠져나가 플래쉬 메모리의 정보가 소거(erase)된다. 소거 효율을 높이기 위해서는 게이트 전극 하부의 터널 산화막(tunnel oxide)의 두께를 얇게 형성하면 된다. 그러나, 터널 산화막을 너무 얇게 형성하면 플로팅 게이트에 인가되는 전압이 낮아져 커플링 비율이 감소되는 현상이 나타난다.
또한, 반도체 소자가 고집적화되어 감에 따라 디자인 룰(design rule)이 0.2㎛ 이하로 감소되고 있다. 이에 따라, 플래쉬 메모리의 게이트 전극층이 차지 하는 평면적도 점점 감소하여 커플링 비율을 적정치 이상으로 유지하기가 어려워지고 있다.
여기서, 상기 커플링 계수(R)는 아래의 수학식 1과 같이 표현된다.
R = CONO / (CONO + CTO)
(여기서, 상기 CONO는 유전막의 커패시턴스를 나타내고, CTO는 터널 산화막 패턴의 커패시턴스를 나타낸다)
그리고, 상기 유전막의 커패시턴스(C)는 아래의 수학식 2와 같이 표현된다.
C = (ε×A) / T
(여기서, 상기 ε은 유전막이 갖는 유전 상수를 나타내고, 상기 A는 유전막 의 면적을 나타내고, 상기 T는 유전막의 두께를 나타낸다)
따라서, 상기 커플링 비를 높일 수 있는 방법으로서는 상기 유전막의 면적을 확장시키는 방법, 상기 유전막의 두께를 감소시키는 방법 등이 있다. 이에 부응하여 최근에는 예컨대, 상기 플로팅 게이트 전극의 구조를 U 자 형태로 만들어 유전막의 면적을 확장시켜 상기 커플링 비를 높이고 있다.
도 1 내지 도 14는 종래 기술에 따른 플래쉬 메모리 장치의 플로팅 게이트 형성 방법의 공정들을 순차적으로 보여주는 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 산화막(20) 및 실리콘 질화막(Si3N4)(30)이 순차적으로 형성된다.
도 2를 참조하면, 상기 실리콘 질화막(30) 상에 포토레지스트막(도면에 미도시)이 증착되고 패터닝된다. 상기 포토레지스트 패턴을 마스크로 사용하여 상기 실리콘 질화막(30), 터널 산화막(20) 및 반도체 기판(10)을 순차적으로 식각하여 소자 분리 영역을 형성하기 위한 트랜치(40)를 형성한다. 이후, 에싱 및 스트립 공정을 수행하여 상기 포토레지스트 패턴을 제거한다. 결과적으로, 실리콘 질화막(30'), 터널 산화막(20') 사이에 정렬된 트렌치(40)를 포함하는 반도체 기판(10)을 형성한다.
도 3을 참조하면, 산화물 증착공정을 수행하여 기판의 트렌치(40) 및 상기 실리콘 질화막(30')들 사이의 공간 내에 존재하는 절연막(50)을 형성한다.
도 4를 참조하면, 상기 실리콘 질화막(30')의 상부 표면이 노출될 때까지 상기 절연막(50)을 식각하여 평탄화시킨다. 상기 평탄화 식각을 수행하여, 트렌치 (40) 및 실리콘 질화막(30')들 사이의 공간에만 존재하는 소자 분리막(50')을 형성한다.
도 5를 참조하면, 상기 소자 분리막(50') 사이에 위치하고 있는 실리콘 질화막(30')을 스트립, 제거하여 소자 분리막(50')의 상부를 돌출시킴으로써 소자 영역(60)을 형성한다. 상기 실리콘 질화막(30')의 제거에 의하여 U자 모양의 소자 영역(60)이 형성된다.
도 6을 참조하면, 상기 소자 영역(60)에 형성될 플로팅 게이트의 표면적을 증가시킬 수 있도록 습식 식각 방법에 의하여 상기 소자 영역(60)의 측벽을 형성하고 있는 트렌치(40) 위의 소자 분리막(50') 일부를 식각한다.
도 7을 참조하면, 상기 소자 영역(60) 및 소자 분리막(50') 상부에 제 1 폴리 실리콘막(70)이 콘포멀(conformal)하게 증착된다.
도 8을 참조하면, 상기 제 1 폴리 실리콘막(70)이 콘포멀하게 증착된 후 잔류하는 소자 영역(60)을 매립하도록 상기 결과물의 전면에 버퍼 산화막(80)을 형성한다.
도 9를 참조하면, 상기 소자 분리막(50')의 상부 표면이 노출되도록 상기 제 1 폴리 실리콘막(70) 및 버퍼 산화막(80)을 제거함으로써 상기 소자 분리막(50')에 의해 분리되어 상기 소자 영역(60)상에만 잔류하는 예비 플로팅 게이트(70')를 형성한다.
도 10을 참조하면, 상기 예비 플로팅 게이트(70')가 형성된 후 상기 예비 플로팅 게이트(70') 내부에 잔류하고 있는 버퍼 산화막(80')과 상기 예비 플로팅 게 이트(70') 사이에 존재하는 소자 분리막(50')의 상부가 제거되어 예비 플로팅 게이트(70')가 돌출된 형태를 갖는다.
도 11을 참조하면, 상기 예비 플로팅 게이트(70')의 계면을 따라 유전막(90)을 형성한다. 상기 유전막(90)은 예를 들면, ONO(Oxide-Nitride-Oxide) 또는 실리콘 질화막으로 형성한다.
도 12를 참조하면, 상기 유전막(90)이 증착된 예비 플로팅 게이트(70')를 포함하는 기판 전면에 콘트롤 게이트를 형성하기 위한 제 2 폴리 실리콘막(92)을 형성한다.
이어, 통상의 포토리소그라피 공정을 이용하여 인접한 단위셀들과 구분될 수 있도록 포토레스트 패턴을 형성한 후, 이 패턴을 이용하여 패터닝을 통해 콘트롤 게이트를 이루는 상기 제 2 폴리 실리콘막(92), 유전막(90) 및 예비 플로팅 게이트(70')를 차례로 식각하여 콘트롤 게이트 라인 즉 워드 라인(도 12의 좌우방향으로 연장됨)을 형성시킨다. 이로써, 플래쉬 메모리 게이트 전극층이 형성된다.
그러나, 상기 예비 플로팅 게이트(70')는 안쪽으로 슬로프를 갖는 역 슬로프를 가짐으로 인하여 상기 워드 라인을 형성하는 식각 공정시 상기 예비 플로팅 게이트의 내측 유전막이 완전히 식각, 제거되지 못하고 스페이서 형태로 잔류함에 따라 잔류하는 유전막의 하부에 존재하는 예비 플로팅 게이트(70')의 식각을 방해함으로써 최종 플래쉬 메모리 게이트 전극층 형성을 위한 식각 공정 완료 후에도 제 1 폴리 실리콘 잔류물(95)이 남게 되며, 인접한 셀의 플로팅 게이트간 단락을 유발시키는 문제점이 있다. 도 13은 워드라인과 인접한 워드라인 사이에 잔류하는 스트 링거 형태의 제1 폴리 실리콘 잔류물(95)을 보여준다.
한편, 이러한 스트링거 형태의 제 1 폴리 실리콘 잔류물(95)을 제거하기 위해 유전막의 식각 목표를 증가하여 과식각하면, 예비 플로팅 게이트(70')의 바닥 부분이 견디지 못하여 피팅(pitting)이 발생한다는 문제점이 있다.
도 14A 플로팅 게이트 형성후 인접한 플로팅 게이트 사이에 스트링거 형태로 잔류하는 제 1 폴리 실리콘 잔류물(95)을 보여주는 SEM 사진이며, 도 14B는 예비 플로팅 게이트(70')의 바닥 부분에 형성된 피팅을 보여주는 SEM 사진이다.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 예비 플로팅 게이트 형성 후 상기 예비 플로팅 게이트를 습식 식각 처리함으로써 예비 플로팅 게이트의 측벽이 슬로프를 가지도록 함으로써 워드라인을 형성하는 식각 공정시 상기 예비 플로팅 게이트의 내측 유전막과 하부의 예비 플로팅 게이트의 폴리 실리콘이 완전히 식각, 제거될 수 있도록 하여 제 1 폴리 실리콘 잔류물에 의한 게이트간 단락을 방지할 수 있으며, 플로팅 게이트의 바닥에 형성되는 피팅을 방지할 수 있는 플로팅 게이트 형성 방법을 제공함에 그 목적이 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명에 따른 플로팅 게이트 형성방법은, 반도체 기판 상에 터널 산화막 및 마스크층을 순차적으로 형성하는 단계, 상기 마스크층, 터널 산화막 및 반도체 기판을 순차적으로 식각하여 트랜치를 형성하는 단계, 상기 기판의 트렌치 및 상기 마스크층 사이의 공간 내에 소자 분리막을 형성하는 단계, 상기 마스크층을 제거하여 U자 모양의 소자 영역을 형성하는 단계, 상기 소자 영역 및 소자 분리막 상부에 제 1 도전막을 콘포멀하게 형성하는 단계, 상기 제 1 도전막 상부를 제거함으로써 U자 모양의 예비 플로팅 게이트를 형성하는 단계, 상기 예비 플로팅 게이트의 측벽이 돌출되도록 상기 소자 분리막을 일부 제거하는 단계 및 상기 예비 플로팅 게이트의 측벽이 슬로프를 가지도록 식각하는 단계를 포함한다.
바람직하게는, 상기 마스크층은 실리콘 질화막이며, 상기 제1 도전막은 폴리 실리콘막으로 형성할 수 있다. 상기 예비 플로팅 게이트의 측벽이 슬로프를 가지도록 식각하는 단계는 상기 소자 영역상의 상기 예비 플로팅 게이트의 상부 개구부 직경이 바닥면의 직경과 같거나 넓어진 형태를 갖도록 하는 것이 바람직하며, 상기 소자 영역을 형성하는 단계 후 상기 제 1 도전막을 형성하기에 앞서 상기 소자 분리막의 측벽을 식각하는 단계를 더 포함할 수 있으며, 상기 제 1 도전막을 형성하는 단계 후 상기 소자 영역을 매립하도록 버퍼 산화막을 형성하는 단계를 포함할 수 있다.
상기 예비 플로팅 게이트의 측벽이 슬로프를 가지도록 식각하는 단계는 습식 식각에 의하며, 예를 들어 NH4OH를 포함하는 수용액을 사용할 수 있으며, 이 경우 습식 식각은 40 내지 100℃의 온도에서 수행될 수 있다. 다른 실시예로서 상기 수용액은 CH3COOH, HNO3 및 HF를 더 포함할 수 있으며, 상기 습식 식각은 20 내지 50℃의 온도에서 수행될 수 있다.
(실시예)
이하 도 15 내지 21를 참조하여 본 발명의 실시예를 자세히 설명한다.
보다 구체적으로 반도체 기판(100) 상에 터널 산화막(200) 및 마스크층으로서 실리콘 질화막(Si3N4)을 순차적으로 형성한다. 상기 터널 산화막(200)은 열산화 공정에 의해 형성되는 열산화막이다.
상기 실리콘 질화막 상에 포토레지스트막(도면에 미도시)이 증착되고 패터닝된다. 상기 포토레지스트 패턴을 마스크로 사용하여 상기 실리콘 질화막, 터널 산화막(200) 및 반도체 기판(100)을 순차적으로 식각하여 소자 분리 영역을 형성하기 위한 트랜치를 형성한다. 이후, 에싱 및 스트립 공정을 수행하여 상기 포토레지스트 패턴을 제거한다. 결과적으로, 실리콘 질화막, 터널 산화막(200) 사이에 정렬된 트렌치를 포함하는 반도체 기판(100)을 형성한다. 산화물 증착공정을 수행하여 기판의 트렌치 및 상기 실리콘 질화막들 사이의 공간 내에 존재하는 절연막을 형성한다. 상기 절연막은 갭 필링 특성이 우수한 산화물을 화학적 기상증착 방법에 의해 증착한다. 구체적으로, CVD, 리플로우(reflow) 방법을 사용하여 실리콘 산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass) 및 USG(Undoped Silicate Glass) 중 하나로 형성된다.
절연막을 채우기 전에 트렌치들의 측벽을 산화시켜 트렌치 식각시 발생된 결함을 치유하도록 할 수 있고, 절연막과의 접착을 강화하고 누설 전류를 방지하는 역할을 하며, 후속 식각 공정에서 소자 분리막과 기판(100) 사이가 움푹 파여서 발생되는 모트(moat) 현상을 방지하기 위하여 라이너 산화막 혹은 라이너 질화막을 더 형성할 수도 있다. 상기 실리콘 질화막의 상부 표면이 노출될 때까지 상기 절연막이 평탄화 식각된다. 상기 평탄화 식각을 수행하여, 트렌치 및 실리콘 질화막들 사이의 공간에만 존재하는 소자 분리막을 형성한다. 이 절연막을 평탄화하는 공정은 실리콘 질화막을 종료점으로 하는 화학 기계적 연마공정(Chemical Mechanical Polishing) 또는 에치백(etch back) 중 하나를 사용하여 수행된다.
상기 소자 분리막 사이에 위치하고 있는 실리콘 질화막을 스트립, 제거하여 소자 분리막의 상부를 돌출시킴으로써 소자 영역을 형성한다. 상기 실리콘 질화막의 제거에 의하여 U자 모양의 소자 영역이 형성된다. 상기 소자 영역에 형성될 플로팅 게이트의 표면적을 증가시킬 수 있도록 습식 식각 방법에 의하여 상기 소자 영역의 측벽을 형성하고 있는 트렌치 위의 소자 분리막 일부를 식각한다. 그 결과, 상기 트렌치 위의 상기 소자 영역 사이의 소자 분리막의 폭이 상기의 습식 식각에 의하여 감소되어 상기 소자 분리막 사이에서 정의되는 소자 영역에서 보다 넓은 공간이 확보된다.
도 15 내지 21는 본 발명의 실시예에 따른 플로팅 게이트 형성 방법을 순차적으로 보여주는 단면도이다.
도 15를 참조하면, 소자 영역(600) 및 소자 분리막(500') 상부에 제 1 폴리 실리콘막(700)이 콘포멀하게 증착된다. 상기 제 1 폴리 실리콘(700) 대신에 도전 특성이 향상되도록 불순물이 주입된 도핑 폴리 실리콘이 사용될 수 있다.
도 16을 참조하면, 상기 제 1 폴리 실리콘막(700)이 콘포멀하게 증착된 후 잔류하는 소자 영역(600)을 매립하도록 상기 결과물의 전면에 버퍼 산화막(800)을 형성한다.
도 17를 참조하면, 상기 소자 분리막(500')의 상부 표면이 노출되도록 상기 제 1 폴리 실리콘막(70) 및 버퍼 산화막(800)을 제거함으로써 상기 소자 분리막(500')에 의해 분리되어 상기 소자 영역(600) 상에만 잔류하는 예비 플로팅 게이트(700')를 형성한다. 상기 제 1 폴리 실리콘막(700) 및 버퍼 산화막(800)을 제거하는 공정은 상기 소자 분리막(500')의 상부 표면을 평탄화 종료점으로 하는 화학적 기계적 연마공정(CMP)에 의할 수 있다.
상기 화학 기계적 연마공정(CMP)이 진행되는 동안, 상기 소자 영역(600)을 매립하고 있는 버퍼 산화막(800)은 상기 화학 기계적 연마공정에 의해 상기 소자 영역내의 제 1 폴리 실리콘막(700)이 손상되는 것을 방지하는 역할을 한다.
도 18을 참조하면, 상기 화학 기계적 연마공정에 의해 예비 플로팅 게이트(700')가 형성된 후 상기 예비 플로팅 게이트(700') 내부에 잔류하고 있는 버퍼 산화막(800)과 상기 예비 플로팅 게이트(700') 사이에 존재하는 소자 분리막(500')의 상부가 제거되어 예비 플로팅 게이트(700')가 돌출된 형태를 갖는다
도 19를 참조하면, 상기 예비 플로팅 게이트(700')를 식각 공정 처리하여 측벽 슬로프가 형성된 예비 플로팅 게이트(700') 구조를 형성한다. 즉, 예비 플로팅 게이트(700)의 측벽의 폭이 상부에서 하부로 향하여 증가한다(환언하면, U자 형태의 예비 플로팅 게이트(700')의 양 측벽 사이의 개구부의 폭이 하측 방향으로 갈수 록 좁아진다).
본 발명의 바람직한 실시예에 따르면 상기 식각 공정은 습식 식각 공정에 의한 것을 특징으로 한다. 또한, 상기 습식 식각 공정은 NH4OH를 포함하는 수용액을 사용하여 40 내지 100℃의 온도에서 수행되는 것을 특징으로 한다.
본 발명의 바람직한 또 다른 실시예에 따르면, 상기 습식 식각 공정은 NH4OH 수용액에 CH3COOH, HNO3 및 HF를 더 포함하여 20 내지 50℃의 온도에서 수행되는 것을 특징으로 한다.
상기 습식 식각 공정 결과 상기 소자 영역상의 상기 예비 플로팅 게이트(700')의 상부 개구부 직경은 바닥면의 직경과 같거나 넓어진 형태를 갖는다.
도 20을 참조하면, 상기 예비 플로팅 게이트(700')의 계면을 따라 유전막(900)이 형성된다. 상기 유전막(900)은 예를 들면, ONO(Oxide-Nitride-Oxide) 또는 실리콘 질화막으로 형성된다.
도 21를 참조하면, 상기 유전막(900)이 증착된 예비 플로팅 게이트(700')를 포함하는 기판 전면에 콘트롤 게이트 형성을 위한 제 2 폴리 실리콘막(920)이 형성된다. 상기 제 2 폴리 실리콘막(920) 대신에 도핑된 폴리 실리콘이 사용될 수 있다.
상기 제 2 폴리 실리콘 막(920) 형성 후 화학 기계적 연마공정을 수행하여 상기 제 2 폴리 실리콘막(920)의 상부 표면을 평탄화하는 단계를 포함할 수 있다.
이어서, 통상의 포토리소그라피를 통해 콘트롤 게이트를 이루는 상기 제 2 폴리 실리콘막(920), 유전막(900) 및 예비 플로팅 게이트(700')를 차례로 식각하여 콘트롤 게이트 라인 즉 워드 라인(도 21의 좌우방향으로 연장됨)을 형성시킨다. 이때 상기 예비 플로팅 게이트(700')는 각 단위셀 별로 분리되어 플로팅 게이트가 된다. 이로써, 플래쉬 메모리 게이트 전극층이 형성된다.
본 발명은 제 1 폴리 실리콘막을 두껍게 형성함으로써 워드 라인을 형성하는 식각 공정시 활성 영역의 피팅 등을 방지할 수 있는 효과가 있다.
또한, 본 발명은 예비 플로팅 게이트의 측벽이 슬로프를 가지도록 함으로써 워드 라인을 형성하는 식각 공정시 제 1 폴리 실리콘 잔류물이 남지 않도록 함으로써 게이트간 단락을 방지할 수 있는 효과가 있다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상술하였지만, 본 발명은 이에 한정되는 것은 아니며, 첨부되는 특허청구범위의 기술적 사상의 범위 내에서 당업자라면 다양하게 변형 실시할 수 있음은 물론이다.

Claims (10)

  1. 반도체 기판 상에 터널 산화막 및 마스크층을 순차적으로 형성하는 단계;
    상기 마스크층, 터널 산화막 및 반도체 기판을 순차적으로 식각하여 트랜치를 형성하는 단계;
    상기 기판의 트렌치 및 상기 마스크층 사이의 공간 내에 소자 분리막을 형성하는 단계;
    상기 마스크층을 제거하여 U자 모양의 소자 영역을 형성하는 단계;
    상기 소자 영역 및 소자 분리막 상부에 제 1 도전막을 콘포멀하게 형성하는 단계;
    상기 제 1 도전막 상부를 제거함으로써 U자 모양의 예비 플로팅 게이트를 형성하는 단계;
    상기 예비 플로팅 게이트의 측벽이 돌출되도록 상기 소자 분리막을 일부 제거하는 단계; 및
    상기 예비 플로팅 게이트의 측벽이 슬로프를 가지도록 식각하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 장치의 플로팅 게이트 형성 방법.
  2. 제 1항에 있어서,
    상기 마스크층은 실리콘 질화막인 것을 특징으로 하는 플래쉬 메모리 장치의 플로팅 게이트 형성 방법.
  3. 제 1항에 있어서,
    상기 예비 플로팅 게이트의 측벽이 슬로프를 가지도록 식각하는 단계는 상기 소자 영역상의 상기 예비 플로팅 게이트의 상부 개구부 직경이 바닥면의 직경과 같거나 넓어진 형태를 갖도록 하는 것을 특징으로 하는 플래쉬 메모리 장치의 플로팅 게이트 형성 방법.
  4. 제 2항에 있어서,
    상기 소자 영역을 형성하는 단계 후 상기 제 1 도전막을 형성하기에 앞서 상기 소자 분리막의 측벽을 식각하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 장치의 플로팅 게이트 형성 방법.
  5. 제 4항에 있어서,
    상기 제 1 도전막을 형성하는 단계 후 상기 소자 영역을 매립하도록 버퍼 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 장치의 플로팅 게이트 형성 방법.
  6. 제 1항에 있어서,
    상기 예비 플로팅 게이트의 측벽이 슬로프를 가지도록 식각하는 단계는 습식 식각에 의한 것을 특징으로 하는 플래쉬 메모리 장치의 플로팅 게이트 형성 방법.
  7. 제 6항에 있어서,
    상기 습식 식각은 NH4OH를 포함하는 수용액을 사용하는 것을 특징으로 하는 플래쉬 메모리 장치의 플로팅 게이트 형성 방법.
  8. 제 7항에 있어서,
    상기 습식 식각은 40 내지 100℃의 온도에서 수행되는 것을 특징으로 하는 플래쉬 메모리 장치의 플로팅 게이트 형성 방법.
  9. 제 7항에 있어서,
    상기 수용액은 CH3COOH, HNO3 및 HF를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 장치의 플로팅 게이트 형성 방법.
  10. 제 9항에 있어서,
    상기 습식 식각은 20 내지 50℃의 온도에서 수행되는 것을 특징으로 하는 플래쉬 메모리 장치의 플로팅 게이트 형성 방법.
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CN105789212A (zh) * 2014-12-24 2016-07-20 上海格易电子有限公司 一种闪存存储单元及制作方法

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