KR101048957B1 - 낸드 플래쉬 메모리 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 자기정렬 소자 격리 공정을 적용하는 낸드 플래쉬 메모리 소자 및 그의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 산화막, 플로팅 게이트용 제 1 폴리실리콘층 및 질화막을 형성한 후, 소자 격리용 마스크층을 사용한 식각 공정으로 반도체 기판에 트렌치를 형성하고, 트렌치를 포함한 전체 구조 상에 절연막을 형성한 후, 절연막을 질화막이 노출되도록 화학적 기계적 연마 공정으로 제거하고, 잔여하는 질화막을 습식 식각 공정으로 제거하여 플로팅 게이트용 홀을 형성하고, 홀을 포함한 전체 구조 상에 플로팅 게이트용 제 2 폴리실리콘층을 형성한 후, 건식 식각 공정으로 제 2 폴리실리콘층을 식각하여 홀 측벽에 폴리실리콘 스페이서를 형성하고, 절연막을 일정 두께 제거하여 소자 격리막을 형성하고, 폴리실리콘 스페이서 및 소자 분리막을 포함한 전체 구조 상에 플로팅 게이트용 제 3 폴리실리콘층을 형성한 후, 소자 분리막이 노출되도록 제 3 폴리실리콘층을 건식 식각 공정으로 식각하여 제 1, 제 2 및 제 3 폴리실리콘층으로 이루어진 요철 표면을 갖는 플로팅 게이트를 형성하므로, 커플링 비를 증대시킬 수 있어, 소자의 성능 및 신뢰성을 향상시킬 뿐만 아니라 소자의 고집적화를 실현시킬 수 있다.
낸드 플래쉬, 플로팅 게이트, 커플링 비
Description
도 1a 내지 도 1f는 종래의 낸드 플래쉬 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도; 및
도 2a 내지 도 2i는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 20: 반도체 기판 11, 21: 터널 산화막
12, 22: 플로팅 게이트용 제 1 폴리실리콘층
13, 23:질화막 14, 24: 소자 격리용 마스크층
15, 25: 트렌치 15a, 25a: 절연막
15b, 25b: 소자 격리막
16, 26:플로팅 게이트용 제 2 폴리실리콘층
27: 플로팅 게이트용 제 3 폴리실리콘층
17: 플로팅 게이트용 마스크층 18, 28:유전체막
126, 267: 플로팅 게이트 190, 290:컨트롤 게이트
200: 플로팅 게이트용 홀
본 발명은 자기정렬 소자 격리(SA-STI) 공정을 적용하는 플래쉬 메모리 소자 및 그의 제조 방법에 관한 것으로, 특히 플로팅 게이트의 유효 표면적을 증가시켜 커플링 비(coupling ratio)를 개선시키고, 플로팅 게이트 간의 브릿지(bridge) 현상을 방지할 수 있는 낸드 플래쉬 메모리 소자 및 그의 제조 방법에 관한 것이다.
일반적으로, 0.09㎛ 및 0.115㎛ 급 1G 낸드 데이터 플래쉬 메모리에서의 소자 격리 스킴(isolation scheme)은 터널 산화막의 막질을 확보하기 위하여 얇은 두께의 플로팅 게이트용 제 1 폴리실리콘층을 사용하여 버텀 게이트 프로파일(bottom gate profile)을 먼저 확보하고 후에 얕은 트렌치 격리(STI) 공정을 실시하는 자기정렬 소자 격리 스킴(SA-STI scheme)을 사용하고 있다. 이때 자기정렬 소자 격리 스킴에서의 플로팅 게이트는 제 1 폴리실리콘층 상에 형성하는 플로팅 게이트용 제 2 폴리실리콘층을 소자 격리막에 중첩되도록 패턴닝함에 표면적을 확보하므로써, 기존의 코드(code)나 데이터 플래쉬에서의 커플링 비를 그대로 확보할 수 있는 장점이 있다.
도 1a 내지 도 1f는 자기정렬 소자 격리 공정을 적용하는 종래의 낸드 플래쉬 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 터널 산화막(11), 플로팅 게이트용 제 1 폴리실리콘층(12) 및 질화막(13)을 순차적으로 형성한다. 소자 격리용 마스크층(14)을 질화막(13) 상에 형성한 후, 이를 이용한 건식 식각 공정으로 질화막(13), 플로팅 게이트용 제 1 폴리실리콘층(12), 터널 산화막(11) 및 반도체 기판(10)을 식각하여 트렌치(15)를 형성한다.
도 1b를 참조하면, 소자 격리용 마스크층(14)을 제거하고, 후처리 세정 공정을 실시한다. 트렌치(15)가 충분히 매립되도록 절연막(15a)을 형성한 후, 화학적 기계적 연마(CMP) 공정으로 질화막(13)이 노출될 때까지 절연막(15a)을 연마하고, 이로 인하여 절연막(15a)은 고립 형태로 트렌치(15) 내에 존재하게 된다.
도 1c를 참조하면, 절연막(15a)을 일정 두께 식각하여 소자 분리막(15b)을 형성하고, 소자 분리막(15b) 사이에 존재하는 질화막(13)을 습식 식각 공정으로 제거한다.
도 1d를 참조하면, 플로팅 게이트용 1 폴리실리콘층(12) 및 소자 격리막(15b)을 포함한 전체 구조상에 플로팅 게이트용 제 2 폴리실리콘층(16)을 형성한다. 플로팅 게이트용 제 2 폴리실리콘층(16) 상에 플로팅 게이트용 마스크층(17)을 형성한다.
도 1e를 참조하면, 플로팅 게이트용 마스크층(17)을 사용한 식각 공정으로 플로팅 게이트용 제 2 폴리실리콘층(16)을 패터닝하고, 이로 인하여 제 1 및 제 2 폴리실리콘층(12 및 16)으로 된 플로팅 게이트(126)가 형성된다. 제 2 폴리실리콘층(16)은 커플링 비의 증가를 위해 소자 격리막(15b)에 일부 중첩되도록 패터닝 한다. 이후, 플로팅 게이트용 마스크층(17)을 제거하고, 후처리 세정 공정을 실시한다.
도 1f를 참조하면, 플로팅 게이트(126)를 포함한 전체 구조상에 유전체막(18)을 형성하고, 유전체막(18) 상에 컨트롤 게이트용 폴리실리콘층을 형성하고, 컨트롤 게이트용 마스크층(도시 안됨)을 사용한 식각 공정으로 컨트롤 게이트(190)를 형성한다.
상기한 종래 방법은 전술한 바와 같이, 고밀도 셀 지역(high density cell area)에서의 터널 산화막의 막질을 확보하면서 플로팅 게이트의 표면적을 확보할 수 있는 매우 큰 장점이 있다. 그런데, 최근 소자의 디자인 룰(design rule)이 작아짐에 따라 액티브 지역과 필드 지역의 피치 사이즈(pitch size)의 축소(shrink) 비율은 높아지면서 반대로 플로팅 게이트의 커플링 비 개선을 위한 플로팅 게이트의 라인 및 간격 임계치(line and space CD)는 작아짐으로 인하여 플로팅 게이트 형성 공정이 중요한 공정 중의 하나로 부각되고 있다. 즉, 플로팅 게이트 형성 공정은 브릿지(bridge) 현상을 고려해야 하고, 소자 구동에 필요한 최소한의 커플링 비(coupling ratio)를 확보하기 위한 노력이 필요하며, 중첩 마진(overlay margin) 부족으로 인한 액티브 영역의 손상(active attack)을 고려해야 하는 등 소자의 크기 및 특성을 결정짓는 중요 공정(critical process) 중의 하나로 부각되고 있다. 따라서 0.09㎛ 및 0.115㎛ 급 이상의 1G 및 2G 낸드 데이터 플래쉬 메모리를 제조 할 경우, 소자 격리막과 플로팅 게이트와의 오버레이 마진(overlay margin)이 급격하게 감소하게 되며, 또한 플로팅 게이트의 표면적을 확보하기 위한 제 2 폴리실리콘층의 두께 증가에도 후속 컨트롤 게이트 식각 공정의 폴리 잔류물(poly residue)로 인한 브릿지 마진(bridge margin) 확보를 위해서는 증가할 수 없는 문제점에 도달하고 있기 때문에 상기한 종래 방법을 적용하는데 한계가 있다.
따라서, 본 발명은 플로팅 게이트용 마스크를 사용하는 식각 공정시 마스크의 중첩 마진 부족에 의한 액티브 영역의 손상 및 플로팅 게이트의 브릿지 현상을 방지하면서 커플링 비를 증대시킬 수 있는 플래쉬 메모리 소자 및 그의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상에 터널 산화막, 플로팅 게이트용 제 1 폴리실리콘층 및 질화막을 순차적으로 형성하는 단계; 상기 질화막, 상기 제 1 폴리실리콘층, 상기 터널 산화막 및 상기 반도체 기판을 식각하여 다수의 트렌치들을 형성하는 단계; 상기 다수의 트렌치들 내부를 채우며, 서로 고립된 다수의 절연막들을 형성하는 단계; 상기 다수의 절연막들 사이에 존재하는 상기 질화막을 제거하여 플로팅 게이트용 홀을 형성하는 단계; 상기 홀의 측벽에 플로팅 게이트용 제 2 폴리실리콘층으로 된 스페이서를 형성하는 단계; 상기 다수의 절연막들을 일정 두께 식각하여 소자 격리막을 형성하는 단계; 상기 스페이서 및 상기 소자 격리막을 포함한 전체 구조상에 상기 스페이서 및 상기 제1 폴리 실리콘층의 표면을 따라 플로팅 게이트용 제 3 폴리실리콘층을 형성하는 단계; 상기 제 3 폴리실리콘층을 전면 식각 공정으로 식각하고, 이로 인하여 상기 제 1, 제 2 및 제 3 폴리실리콘층으로 된 플로팅 게이트가 형성되는 단계; 및 상기 플로팅 게이트 상에 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면상의 동일 부호는 동일 요소를 지칭한다.
도 2a 내지 도 2i는 자기정렬 소자 격리 공정을 적용하는 본 발명의 실시예 에 따른 낸드 플래쉬 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(20) 상에 터널 산화막(21), 플로팅 게이트용 제 1 폴리실리콘층(22) 및 질화막(23)을 순차적으로 형성한다. 질화막(23) 상에 소자 격리용 마스크층(24)을 형성한다. 소자 격리용 마스크층(24)을 사용한 식각 공정으로 질화막(23), 플로팅 게이트용 제 1 폴리실리콘층(22), 터널 산화막(21) 및 반도체 기판(20)을 식각하여 트렌치(25)를 형성한다.
상기에서, 터널 산화막(11)은 80Å이하의 두께로 형성하고, 플로팅 게이트용 제 1 폴리실리콘층(22)은 약 300Å의 두께로 얇게 형성한다. 질화막(23)은 기존 공정에 적용하는 두께보다 적어도 두껍게 예를 들어, 기존의 공정에서 약 1000Å의 두께로 형성했다면 본 발명에서는 1000 내지 3000Å의 두께로 형성한다. 질화막(23)의 두께를 기존 공정과 비교하여 두껍게 형성하는 이유는 이후의 공정 단계를 설명함에 의해 이해되어질 것이다.
도 2b를 참조하면, 소자 격리용 마스크층(24)을 제거하고, 후처리 세정 공정을 실시한다. 트렌치(25)가 충분히 매립되도록 절연막(25a)을 형성한 후, 화학적 기계적 연마(CMP) 공정으로 질화막(23)이 노출될 때까지 절연막(25a)을 연마하고, 이로 인하여 절연막(25a)은 고립 형태로 트렌치(25) 내에 존재하게 된다.
도 2c를 참조하면, 절연막(25a) 사이에 존재하는 질화막(23)을 습식 식각 공정으로 제거하고, 이로 인하여 돌출된 절연막(25a)이 측벽을 이루고 플로팅 게이트용 제 1 폴리실리콘층(22)이 저면을 이루는 플로팅 게이트용 홀(200)이 형성된다. 홀(200)의 깊이는 질화막(23)의 증착 두께에 의존한다.
도 2d를 참조하면, 홀(200)을 포함한 전체 구조 상에 플로팅 게이트용 제 2 폴리실리콘층(26)을 형성한다. 제 2 폴리실리콘층(26)은 홀(200)의 애스팩트 비(aspect ratio)를 고려하여 그 증착 두께가 결정되는데, 이는 후속 공정에 의해 홀 측벽에 스페이서 형태를 이루어야 하고, 이 스페이서 형태에 따라 최종적으로 형성되는 플로팅 게이트의 요철 정도가 결정되기 때문이다. 구체적으로, 제 2 폴리실리콘층(26)의 두께가 얇을 경우 스페이서의 두께가 얇아져 후속 공정시 부러질 우려가 있고, 너무 두꺼울 경우 스페이서의 두께가 두꺼워져 요철 정도가 약하게 되어 원하는 커플링 비를 얻을 수 없다. 제 2 폴리실리콘층(26)의 두께는 이러한 점을 고려하여 디자인 룰을 정하므로서 소자에서 원하는 형태 및 커플링 비를 얻을 수 있기 때문에 여기서는 수치적으로 한정하지 않는다.
도 2e를 참조하면, 제 2 폴리실리콘층(26)을 절연막(25a)의 상단이 노출되도록 전면 식각하여 홀(200) 측벽에 제 2 폴리실리콘층(26)으로 된 스페이서를 형성한다. 제 2 폴리실리콘층(26)으로 된 스페이서의 높이는 질화막(23)의 증착 두께에 의존한다.
도 2f를 참조하면, 절연막(25a)을 일정 두께 식각하여 소자 격리막(25b)을 형성하고, 이로 인하여 스페이서 형태의 제 2 폴리실리콘층(26)이 플로팅 게이트용 제 1 폴리실리콘층(22) 상에 돌출된다.
도 2g를 참조하면, 스페이서 형태의 제 2 폴리실리콘층(26) 및 소자 격리막(25b)을 포함한 전체 구조상에 플로팅 게이트용 제 3 폴리실리콘층(27)을 형성한다. 최종 플로팅 게이트는 제 3 폴리실리콘층(27)의 증착 두께 및 후속 공정인 전면 식각 공정을 통해 결정되므로, 이를 고려한 적절한 두께로 증착하여 소자에서 원하는 플로팅 게이트의 두께를 얻을 수 있기 때문에 여기서는 수치적으로 한정하지 않는다.
도 2h를 참조하면, 플로팅 게이트용 제 3 폴리실리콘층(27)을 소자 격리막(25b)의 상단부가 노출되도록 전면 식각하고, 이로 인하여 제 1, 제 2 및 제 3 폴리실리콘층(22, 26 및 27)으로 이루어지며, 마스크층 없이 전면 식각 공정으로 형성하므로 각진 모서리 부분이 없으며, 제 2 폴리실리콘층(26)으로 된 스페이서에 의해 요철 표면을 갖는 플로팅 게이트(267)가 형성된다. 본 발명에서는 기존의 플로팅 게이트용 마스크층을 사용하지 않는다.
도 2i를 참조하면, 플로팅 게이트(267)를 포함한 전체 구조상에 유전체막(28)을 형성하고, 유전체막(28) 상에 컨트롤 게이트용 폴리실리콘층을 형성하고, 컨트롤 게이트용 마스크층(도시 안됨)을 사용한 식각 공정으로 컨트롤 게이트(290)를 형성한다.
상술한 바와 같이, 본 발명은 플로팅 게이트의 두께를 두껍게 하지 않으면서 표면이 요철지게 하므로, 컨트롤 게이트 식각 공정시 폴리 잔류물의 발생으로 인한 브릿지 현상을 방지할 수 있으면서 커플링 비를 증가시킬 수 있고, 플로팅 게이트용 마스크층을 사용하지 않고 전면 식각 공정으로 각진 모서리 부분이 없는 플로팅 게이트를 형성하므로, 소자 격리막과 플로팅 게이트와의 오버레이 마진을 확보할 수 있을 뿐만 아니라 공정의 단순화를 이룰 수 있고, 후속 유전체막의 증착을 용이하게 할 수 있다. 따라서 본 발명은 소자의 성능 및 신뢰성을 향상시킬 뿐만 아니라 소자의 고집적화를 실현시킬 수 있다.
Claims (2)
- 반도체 기판 상에 터널 산화막, 플로팅 게이트용 제 1 폴리실리콘층 및 질화막을 순차적으로 형성하는 단계;상기 질화막, 상기 제 1 폴리실리콘층, 상기 터널 산화막 및 상기 반도체 기판을 식각하여 다수의 트렌치들을 형성하는 단계;상기 다수의 트렌치들 내부를 채우며, 서로 고립된 다수의 절연막들을 형성하는 단계;상기 다수의 절연막들 사이에 존재하는 상기 질화막을 제거하여 플로팅 게이트용 홀을 형성하는 단계;상기 홀의 측벽에 플로팅 게이트용 제 2 폴리실리콘층으로 된 스페이서를 형성하는 단계;상기 다수의 절연막들을 일정 두께 식각하여 소자격리막을 형성하는 단계;상기 스페이서 및 상기 소자격리막을 포함한 전체 구조상에 상기 스페이서 및 상기 제1 폴리 실리콘층의 표면을 따라 플로팅 게이트용 제 3 폴리실리콘층을 형성하는 단계;상기 제 3 폴리실리콘층을 전면 식각 공정으로 식각하고, 이로 인하여 상기 제 1, 제 2 및 제 3 폴리실리콘층으로 된 플로팅 게이트가 형성되는 단계; 및상기 플로팅 게이트 상에 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조 방법.
- 반도체 기판 상에 적층되며, 다수의 소자 격리막들 각각에 의해 분리되는 터널 절연막 및 플로팅 게이트용 제1 폴리 실리콘층;상기 제1 폴리 실리콘층 양단에 형성되며 플로팅 게이트용 제2 폴리 실리콘층으로 형성된 스페이서들;상기 스페이서들 및 상기 제1 폴리 실리콘층의 표면을 따라 형성되며, 상기 제1 폴리 실리콘층 양측의 상기 소자 격리막들 각각의 일단에 중첩된 플로팅 게이트용 제3 폴리 실리콘층; 및상기 제1 내지 제3 폴리 실리콘층으로 구성된 플로팅 게이트 상에 적층된 유전체막 및 컨트롤 게이트를 포함하는 낸드 플래쉬 메모리 소자.
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