KR20060075442A - 플래쉬 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 셀간 간섭을 줄이기 위한 소자분리막 리세스(recess)시 경사 식각 공정을 적용함으로써, 소자분리막 식각시 터널링 산화막 어택을 방지할 수 있고 제어 게이트에 가해지는 바이어스(bias)가 액티브에 미치는 직접적인 영향을 줄일 수 있다.
셀간 간섭, 경사식각

Description

플래쉬 메모리 소자의 제조방법{Method for fabricating flash memory device}
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 터널링 산화막
12 : 제 1 폴리실리콘막 13 : 트렌치
14 : 소자분리막 15 : 제 2 폴리실리콘막
16 : 플로팅 게이트 17 : 얕은 트렌치
18 : ONO막 19 : 컨트롤 게이트
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 소자분리막 식각시 터널링 산화막 어택을 방지할 수 있고 제어 게이트에 가해지는 바이어스(bias)가 액티브에 미치는 직접적인 영향을 줄일 수 있는 플래쉬 메모리 소자의 제조방법에 관한 것이다.
현재 플래쉬 메모리(flash memory) 제조 방법에서 셀간 간섭(cell to cell interference)에 의한 문턱전압 쉬프트(Vt shift)는 소자가 점점 축소됨에 따라 그 영향이 커지게 되며 플래쉬 셀(flash cell) 특성 저하에 주요한 원인으로 대두되고 있으며, 멀티 레벨 셀(multi-level cell)의 경우 그 영향은 막대하다.
이러한 셀간 간섭을 줄이기 위하여 플로팅 게이트의 스페이싱(spacing)을 증가시키거나, 플로팅 게이트 사이의 소자분리막이 터널링 산화막보다 낮아지도록 습식 식각 공정으로 소자분리막을 리세스(recess)하여 플로팅 게이트간 커패시턴스(capacitance)를 줄이는 방법이 사용되고 있다.
그러나, 플로팅 게이트 스페이싱을 늘리는 방법은 현재 플래쉬 메모리 소자 제조 공정에서 한계에 도달해 있는 플로팅 게이트와 소자분리막간 오버레이 마진(overlay margin)이 줄어들기 때문에 현실적으로 적용에 어려움이 많고, 습식 식각 공정에 의한 소자분리막 리세스 방법은 플로팅 게이트와 소자분리막간 오버레이 마진을 더욱 취약하게 할 뿐만 아니라 터널링 산화막 어택(tunnelling oxide attack)이나 컨트롤 게이트(control gate)에 가해지는 바이어스(bias)가 액티브(active)에 직접적으로 영향을 주는 등의 문제점이 있다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 터널링 산화막 어택 문제 및 제어 게이트 바이어스가 액티브에 직접적으로 영향을 주는 문제를 방지할 수 있음과 동시에 셀간 간섭을 줄일 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 필드 영역에는 STI막이 형성되어 있고 STI막과 STI막 사이의 활성영역에는 상기 STI막보다 돌출되는 플로팅 게이트가 형성되어 있는 반도체 기판을 준비하는 단계와, 상기 플로팅 게이트를 마스크로 상기 STI막을 경사 식각하여 상기 STI막에 하부로 갈수록 폭이 좁아지며 그 바닥면이 상기 플로팅 게이트보다 낮은 얕은 트렌치를 형성하는 단계와, 전면에 게이트간 절연막과 컨트롤 게이트를 차례로 형성하는 단계를 포함하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.
먼저, 도 1a에 도시하는 바와 같이 반도체 기판(10)상에 터널링 산화막(11)과 제 1 폴리실리콘막(12)을 형성하고, 상기 제 1 폴리실리콘막(12)과 터널링 산화막(11)을 선택적으로 식각한 다음, 상기 선택적으로 식각된 제 1 폴리실리콘막(12)을 마스크로 반도체 기판(10)에 트렌치(13)를 형성한다.
이때, 상기 반도체 기판(10)을 75 내지 80도 정도의 경사를 가지게 식각하여, 상기 트렌치(13)는 하부로 갈수록 그 폭이 작아지게 되도록 한다.
이어서, 도 1b에 도시하는 바와 같이 상기 트렌치(13)내에 HDP 산화막을 갭필하고, 상기 제 1 폴리실리콘막(12)이 노출되도록 상기 HDP 산화막을 CMP하여 트렌치(13)내에 소자분리막(14)을 형성한다.
그러고 나서, 도 1c에 도시하는 바와 같이 반도체 기판(10)의 전면에 제 2 폴리실리콘막(15)을 형성하고, 상기 제 1 폴리실리콘막(12) 및 이에 인접한 소자분리막(14)상에 남도록 상기 제 2 폴리실리콘막(15)을 선택적으로 제거한다. 이어서, 경사 식각 공정으로 상기 소자분리막(14)을 경사 식각하여 얕은 트렌치(17)를 형성한다.
상기 얕은 트렌치(17)의 깊이는 그 바닥면이 상기 터널링 산화막(11)보다 낮게 되도록 하여 플로팅 게이트간 간섭을 제거될 수 있도록 한다.
이로써, 상기 제 2 폴리실리콘막(15)과 제 1 폴리실리콘막(12)으로 구성되는 플로팅 게이트(16)가 형성되고, 이웃하는 제 1 폴리실리콘막(12) 사이의 소자분리막(14)내에는 하부로 갈수록 폭이 좁아지는 경사 프로파일(sloped profile)을 갖는 얕은 트렌치(17)가 형성된다.
이때, 상기 소자분리막(14)이 경사 프로파일을 갖더라도 상기 얕은 트렌치(17)도 경사 프로파일을 갖기 때문에 터널링 산화막(11)이 어택(attack)되는 문제가 발생되지 않으며, 이후에 형성되는 컨트롤 게이트에 인가되는 바이어스가 액티브 반도체 기판(10)에 직접적인 영향을 주는 현상을 방지할 수 있다.
그런 다음 도 1d에 도시하는 바와 같이 상기 플로팅 게이트(16)를 포함한 전면에 ONO막(18)과 컨트롤 게이트(19)를 차례로 증착하여 본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자 제조를 완료한다.
도 2a 내지 도 2b는 본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도로, 도 1a 내지 도 1b와 동일 부분에 대해서는 동일 도면 부호를 사용하였다.
먼저, 도 2a에 도시하는 바와 같이 반도체 기판(10)상에 활성영역과 소자 분리영역의 정의한 후, 먼저, 도 2a에 도시하는 바와 같이 반도체 기판(10)상에 스크린 산화막(미도시)과 패드 질화막(미도시)을 형성하고, 상기 패드 질화막상에 하드마스크막(미도시)을 형성한다. 이어서, 포토 및 식각 공정으로 상기 하드마스크막을 패터닝한 다음에 패터닝된 하드마스크를 마스크로 상기 패드 질화막과 스크린 산화막과 반도체 기판(10)을 식각하여 트렌치를 형성한다.
이때, 상기 반도체 기판(10)을 75 내지 80도 정도의 경사를 가지게 식각하 여, 상기 트렌치는 하부로 갈수록 그 폭이 작아지게 되도록 한다.
이어, 반도체 기판(10) 전면에 HDP(High Density Plasma) 산화막을 증착하여 상기 트렌치를 매립한 다음 전면을 CMP(Chemical Mechanical Polishing)하여 상기 트렌치 내에 소자분리막(14)을 형성한다.
그러고 나서, 인산(H3PO4) 딥(dip) 공정으로 상기 패드 질화막과 스크린 산화막을 제거하여 플로팅 게이트가 형성될 영역을 확보하고, 후속 크리닝(post cleaning) 공정을 실시한다.
상기 인산 딥 공정 및 후속 크리닝 공정시 상기 패드 질화막뿐만 아니라 소자분리막도 손실(loss)되게 되는데, 이러한 소자분리막 손실량을 조절하여 차후에 형성되는 플로팅 게이트의 높이와 간격을 조절한다.
이어서, 상기 스크린 산화막의 제거로 노출된 반도체 기판(10)상에 터널링 산화막(11)을 형성하고 전면에 제 1 폴리실리콘막을 증착한다.
이어, 소자분리막(14)이 노출되도록 상기 제 1 폴리실리콘막을 CMP(Chemical Mechanical Polishing)하여 플로팅 게이트(16)를 형성한다.
그런 다음, 도 2b에 도시하는 바와 같이 상기 플로팅 게이트(16)를 마스크로 하는 건식 식각 공정으로 상기 소자분리막(14)을 일정 두께 리세스(recess)시키어 소자분리막(14)의 표면이 상기 플로팅 게이트(16)의 표면보다 낮아지도록 한다.
이어서, 도 2c에 도시하는 바와 같이 상기 플로팅 게이트(16)를 마스크로 하부의 소자분리막(14)을 경사식각(sloped etch)하여 얕은 트렌치를 형성한다.
상기 얕은 트렌치의 깊이는 그 바닥면이 상기 터널링 산화막(11)보다 낮게 되도록 하여 플로팅 게이트간 간섭을 제거될 수 있도록 한다.
상기 얕은 트렌치는 경사 프로파일(sloped profile)을 가지므로, 소자분리막에 얕은 트렌치 식각시 터널링 산화막 어택을 방지할 수 있음과 아울러 오버레이 마진 확보가 가능하다.
그런 다음, 상기 플로팅 게이트(16)를 포함한 전면에 ONO막(18)과 컨트롤 게이트(19)를 차례로 증착하여 본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자 제조를 완료한다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
셀간 간섭을 줄이기 위하여 플로팅 게이트 사이에 위치하는 소자분리막 식각시 경사 식각을 적용함으로써, 터널링 산화막의 어택(attack)을 방지할 수 있고, 제어 게이트에 가해지는 바이어스가 액티브에 미치는 직접적으로 영향을 줄일 수 있다.

Claims (1)

  1. 필드 영역에는 STI막이 형성되어 있고 STI막과 STI막 사이의 활성영역에는 상기 STI막보다 돌출되는 플로팅 게이트가 형성되어 있는 반도체 기판을 준비하는 단계;
    상기 플로팅 게이트를 마스크로 상기 STI막을 경사 식각하여 상기 STI막에 하부로 갈수록 폭이 좁아지며 그 바닥면이 상기 플로팅 게이트보다 낮은 얕은 트렌치를 형성하는 단계; 및
    전면에 게이트간 절연막과 컨트롤 게이트를 차례로 형성하는 단계를 포함하여 형성하는 플래쉬 메모리 소자의 제조방법.
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