KR20100078263A - 플래시 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 전체적인 소자의 크기를 줄일 수 있는 플래시 메모리 소자의 제조방법에 관한 것으로,
본 발명에 따른 플래시 메모리 소자의 제조방법은 액티브 영역과 소자분리영역으로 정의된 반도체 기판 상에 ONO막을 형성하는 단계와, 상기 ONO막 상에 제 1 폴리실리콘을 이용하여 메모리 게이트를 형성하는 단계와, 상기 메모리 게이트의 상부면과 양측벽에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막을 포함한 상기 반도체 기판 전면에 제 2 폴리실리콘을 형성하는 단계와, 상기 제 2 폴리실리콘 상에 제 3 폴리실리콘을 이중형성하는 단계와, 상기 제 3 폴리실리콘 및 제 2 폴리실리콘의 일부를 식각하여 평탄화하는 단계와, 상기 제 2 폴리실리콘의 일부영역을 선택적으로 식각하여 셀렉티브 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
엠베디드, 메모리 게이트

Description

플래시 메모리 소자의 제조방법{Method Manufactruing of Flash Memory Device}
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 전체적인 소자의 크기를 줄일 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
최근 전원 공급이 중단되더라도 데이터를 잃어버리지 않는 불휘발성 메모리 소자에 대한 개발이 급속도로 진행되고 있다. 이와 같은 불휘발성 메모리 소자의 예로서 싱글 폴리 구조의 EEPROM, 듀얼 폴리 구조의 EEPROM, 적층된 게이트 구조의 플래시 메모리 소자, 분리된 게이트 구조의 플래시 메모리 소자 또는 SONOS 구조의 플래시 메모리 소자 등이 있다.
이와 같은 불휘발성 메모리 소자의 응용 분야 중에서 로직과 메모리가 접목된 임베디드(embedded) 플래시 메모리 소자는 일반적인 플래시 메모리 소자의 제조공정에서 플로팅 게이트와 콘트롤 게이틀를 한개의 칩(Chip)에 동시에 형성하는 공정으로 제조하는 소자로써, 활용도가 높고 하이 테크(High Tech)가 필요없이 기존의 장비를 이용하여 개발할 수 있다.
이러한 임베디드 플래시 메모리 소자는 그 특성상 각각 게이트 형성을 위한 식각 공정 후의 프로파일(Profile)들이 매우 중요한데, 이중 콘트롤 게이트의 역할을 하는 셀렉티브 게이트(Selective Gate)의 프로파일을 형성하는 공정 역시 중요한 인자 중에 하나이다. 이는 후속공정인 소스/드레인 영역과 민감한 관계가 있어 그 전기적 특성을 결정하기 때문에 매우 중요하다.
하지만. 일반적인 임베디드 플래시 메모리 소자는 셀렉티브 게이트의 단면적을 넓히기 위해서 이전공정인 메모리 게이트의 두께가 굉장히 높아지는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 전체적인 소자의 크기를 줄일 수 있는 플래시 메모리 소자의 제조방법을 제공하는 데 그 목적이 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 플래시 메모리 소자의 제조방법은 액티브 영역과 소자분리영역으로 정의된 반도체 기판 상에 ONO막을 형성하는 단계와, 상기 ONO막 상에 제 1 폴리실리콘을 이용하여 메모리 게이트를 형성하는 단계와, 상기 메모리 게이트의 상부면과 양측벽에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막을 포함한 상기 반도체 기판 전면에 제 2 폴리실리콘을 형성하는 단계와, 상기 제 2 폴리실리콘 상에 제 3 폴리실리콘을 이중형성하는 단계와, 상기 제 3 폴리실리콘 및 제 2 폴리실리콘의 일부를 식각하여 평탄화하는 단계와, 상기 제 2 폴리실리콘의 일부영역을 선택적으로 식각하여 셀렉티브 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 소자의 제조방법은 셀렉티브 게이트의 단면적 및 프로파일을 확보함으로써 전 공정인 메모리 게이트의 두께를 감소시킬 수 있으며, 메모리 게이트의 두께 감소로 인해 전체적인 소자의 크기를 줄일 수 있고, 패터닝 공정의 마진을 충분히 확보할 수 있는 효과를 가진다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는않는다.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.
이하, 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조방법에 관하여 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 액티브 영역과 소자분리영역으로 정의된 반도체 기판(100) 상에 반도체 기판(100) 상부 표면의 결정 결함 억제 또는 표면처리를 위하여 패드 산화막을 형성한 후, 패드 산화막 상에 질화막을 형성하여 패드 산화막 및 질화막이 순차적으로 적층된 하드 마스크막을 형성한다.
이어서, 질화막을 포함한 반도체 기판(100) 전면에 포토레지스트를 도포한 후, 노광 및 현상 공정을 통해 소자분리막이 형성될 산화막 표면을 노출시키는 포토레지스트 패턴을 형성한다.
그리고, 포토레지스트 패턴을 식각마스크로 이용하여 노출된 영역의 패드 산화막 및 질화막을 선택적으로 제거하여 식각된 패드 산화막 패턴 및 질화막 패턴으로 이루어진 하드마스크막 패턴을 형성한다. 그 다음, 포토레지스트 패턴을 제거하고, 하드 마스크막 패턴을 식각마스크로 이용하여 반도체 기판(100)의 노출 표면을 일정 깊이로 식각하여 트렌치를 형성한다.
여기서, 트렌치 측벽 및 바닥의 식각 손상을 보상하고 트렌치 상부 및 바닥 코너를 라운딩 처리하고, 액티브 영역의 임계 치수(Critical Dimention: CD)를 줄이기 위하여 트렌치 내부에 건식 산화 방식으로 희생 산화막(미도시)를 형성할 수도 있다.
트렌치 형성후, 트렌치가 매립되도록 반도체 기판(100) 전면에 매립 절연막을 형성하고 화학적 기계적 연마 공정(CMP)를 통해 평탄화시켜 반도체 기판(100)의 액티브 영역과 소자분리영역을 정의하는 소자분리막(미도시)을 형성한다.
이어서, 소자분리막에 의해 액티브 영역과 소자분리영역으로 정의된 반도체 기판(100)의 액티브 영역의 내부에 웰(Well)을 형성한다.
이후, 반도체 기판(100) 전면에 ONO(oxide/nitride/oxide)막(120)을 형성하고, ONO막(120) 전면에 메모리 게이트용 제 1 폴리실리콘을 형성한다.
다음으로, 제 1 폴리실리콘막(140) 상에 포토레지스트를 도포하고, 노광 및 현상 공정을 통한 패터닝으로 메모리 게이트 형성 영역을 제외한 영역을 노출시키는 포토레지스트트 패턴을 형성한다. 이 포토레지스트 패턴을 식각마스크로 이용하여 제 1 폴리실리콘을 식각하여 메모리 게이트(140)를 형성한다.
이어서, 도 1b에 도시된 바와 같이, 산화공정(Oxidation)을 통해 메모리 게이트(140)의 상부면과 양측벽에 게이트 산화막(160)을 형성한 후, 산화막(160)을 포함한 반도체 기판(100) 전면에 셀렉티브 게이트용 제 2 폴리실리콘(180)을 형성한다. 이때, 제 2 폴리실리콘(180)의 경우, 메모리 게이트(140)들의 간격에 따라서 라운드 형태의 홈이 발생하게 된다.
이러한 라운드 형태의 홈을 최소화하여 제거하기 위하여 다음으로, 도 1c에 도시된 바와 같이, 홈을 포함한 제 2 폴리실리콘(180) 상에 제 3 폴리실리콘(190)을 증착한다.
다음으로, 도 1d에 도시된 바와 같이, 제 2 폴리실리콘(180)의 일정부분 및 제 3 폴리실리콘(190)을 플라즈마 건식 식각공정으로 에치백(etch back)을 실시하여 메모리 게이트(140)와 동일한 두께를 갖도록 평탄화시킨다. 즉, 제 3 폴리실리콘(190)은 완전히 제거되고 제 2 폴리실리콘(180)이 메모리 게이트(140) 사이에 갭필한 모양으로 형성된다.
이후, 도 1e에 도시된 바와 같이, 제 2 폴리실리콘(180) 전면에 포토레지스트를 도포한 후, 노광 및 현상 공정을 통해 패터닝하여 셀렉티브 게이트가 형성할 영역을 제외한 영역을 노출시키는 포토레지스트 패턴(200)을 형성한다.
이어서, 도 1f에 도시된 바와 같이, 포토레지스트 패턴(200)을 식각마스크로 이용하여 노출된 제 2 폴리실리콘(180)을 선택적으로 식각하여 메모리 게이트(140) 측벽에 상부면이 평평한 셀렉티브 게이트(220)을 형성한다.
이후, 도시되진 않았지만, 공지된 후속공정을 실시하여 플래시 메모리 소자를 완성한다.
따라서, 일반적인 임베디드 플래시 메모리 소자에서는 도 2에 도시된 바와 같이, 셀렉티브 게이트 식각 공정 후 폴리실리콘의 면적이 공정의 특성상 경사가 많아지게 되고, 그 경사로 인해 면적이 줄어들게 되는 문제점이 있는데, 본 발명은 셀렉티브 게이트에서의 경사 발생을 최소화시켜 셀렉티브 게이트의 면적을 충분히 넓힐 수 있다. 이로 인해, 메모리 게이트의 두께도 낮출 수 있기 때문에 전체적인 소자의 크기 역시 줄일 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1a 내지 도 1f는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 반도체기판 120: ONO막
140: 메모리 게이트 160: 게이트 산화막
180: 제 2 폴리실리콘 190: 제 3 폴리실리콘
200: 포토레지스트 패턴 220: 셀렉티브 게이트

Claims (5)

  1. 액티브 영역과 소자분리영역으로 정의된 반도체 기판 상에 ONO막을 형성하는 단계와,
    상기 ONO막 상에 제 1 폴리실리콘을 이용하여 메모리 게이트를 형성하는 단계와,
    상기 메모리 게이트의 상부면과 양측벽에 게이트 산화막을 형성하는 단계와,
    상기 게이트 산화막을 포함한 상기 반도체 기판 전면에 제 2 폴리실리콘을 형성하는 단계와,
    상기 제 2 폴리실리콘 상에 제 3 폴리실리콘을 이중형성하는 단계와,
    상기 제 3 폴리실리콘 및 제 2 폴리실리콘의 일부를 식각하여 평탄화하는 단계와,
    상기 제 2 폴리실리콘의 일부영역을 선택적으로 식각하여 셀렉티브 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 제 3 폴리실리콘을 이중형성하는 단계는
    상기 제 2 폴리실리콘 형성 공정 중에 제 2 폴리실리콘 상에 형성된 라운드 형태의 홈을 제거하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 제 3 폴리실리콘 및 제 2 폴리실리콘의 일부를 식각하여 평탄화하는 단계는
    플라즈마 건식 식각 공정을 통한 에치백으로 평탄화하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 제 3 폴리실리콘 및 제 2 폴리실리콘의 일부를 식각하여 평탄화하는 단계는
    상기 제 2 폴리실리콘의 두께가 상기 메모리 게이트와 동일한 두께가 되도록 평탄화하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 셀렉티브 게이트는 상부면이 평평한 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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