TW201442154A - 非揮發性記憶胞及其造方法 - Google Patents

Abstract

一種非揮發性記憶胞，包括基底、電荷儲存結構以及穿隧介電層。基底中具有隔離結構，定義出主動區。電荷儲存結構位於主動區上。電荷儲存結構的底部寬度實質上等於主動區的寬度，電荷儲存結構的側壁與基底的上表面的第一夾角不同於隔離結構之側壁與基底的上表面的第二夾角。穿隧介電層位於電荷儲存結構與基底之間。穿隧介電層的下表面平坦，且穿隧介電層的上表面實質上與基底的上表面平行。

Description

非揮發性記憶胞及其造方法

本發明是有關於一種積體電路及其製造方法，且特別是有關於一種非揮發性記憶胞及其製造方法。

非揮發性記憶體允許多次的資料程式化、讀取及抹除操作，甚至在記憶體的電源中斷後還能保存儲存於其中的資料。由於這些優點，非揮發性記憶體已成為個人電腦與電子設備中廣泛使用的記憶體。

熟知的應用電荷儲存結構(charge storage structure)的可電程式化及抹除(electrically programmable and erasable)非揮發性記憶體技術，如電子可抹除可程式化唯讀記憶體(EEPROM)及快閃記憶體(flash記憶體)，已使用於各種現代化應用。快閃記憶體設計成具有記憶胞陣列，其可以獨立地程式化與讀取。一般的快閃記憶體記憶胞將電荷儲存於浮置閘。另一種類似一般快閃記憶體的非揮發性記憶體則是使用氮化矽來製作電荷捕捉結構(charge -trapping structure)，以取代浮置閘的導體材料。當氮化矽的電荷捕捉記憶胞被程式化時，電荷被捕捉且不會移動穿過氮化矽的電荷捕捉結構。在不持續供應電源時，電荷會一直保持在氮化矽電荷捕捉層中，維持其資料狀態，直到記憶胞被抹除。由於電荷不會移動穿過氮化矽電荷捕捉層，因此電荷可位於不同的電荷捕捉處。換言之，電荷捕捉結構型的快閃記憶體元件中，在每一個記憶胞中可以儲存一個位元以上的資訊。

目前已有多種方法提出來製作上述兩種非揮發性記憶體，但是由於製作隔離結構的溝渠頂角容易在製程中裸露出來或是遭受蝕刻的破壞，使得溝渠頂角上所形成的穿隧介電層的厚度較薄，造成記憶體可靠度上的問題。再者，若要藉由回蝕刻降低隔離結構的高度以提升閘極耦合比(GCR)，則必須避免溝渠頂角上方的穿隧介電層遭受蝕刻的破壞而更變得薄，因此，其回蝕刻製程亦必須要精確控制，其製程裕度非常小。

本發明提出一種非揮發性記憶胞，其具有高的閘極耦合比與可靠度。

本發明提出一種非揮發性記憶胞的製造方法，其製程具有足夠的製程裕度。

本發明提供一種非揮發性記憶胞，包括基底、電荷儲存結構以及穿隧介電層。基底中具有隔離結構，定義出主動區。電荷儲存結構位於主動區上。電荷儲存結構的底部寬度實質上等於主動區的寬度，電荷儲存結構的側壁與基底的上表面的第一夾角不同於隔離結構之側壁與基底的上表面的第二夾角。穿隧介電層位於電荷儲存結構與基底之間。穿隧介電層的下表面平坦，且穿隧介電層的上表面實質上與基底的上表面平行。

依據本發明一實施例所述，上述電荷儲存結構的材料為介電荷捕捉層或導體層。

依據本發明一實施例所述，上述第一夾角小於上述第二夾角。

依據本發明一實施例所述，上述電荷儲存結構的中間寬度與底部寬度實質上相同，或其差異小於10nm。

依據本發明一實施例所述，上述電荷儲存結構的中間寬度與頂部寬度或實質上相同，或其差異小於10nm。

本發明提出一種非揮發性記憶胞的製造方法，包括在基底上形成多數個圖案化的罩幕層。在圖案化的罩幕層的側壁形成多數個間隙壁。以圖案化的罩幕層與間隙壁為罩幕，移除部分基底，以形成多數個溝渠，其中任意相鄰兩個溝渠之間定義出主動區。形成多數個隔離結構，隔離結構位於溝渠中並且向上延伸至間隙壁之間。移除圖案化的罩幕層與間隙壁，以在隔離結構之間以及主動區上形成多數個開口。在每一開口中形成穿隧介電層與電荷儲存結構。其中，穿隧介電層的下表面平坦且實質上與基底的上表面平行，電荷儲存結構的底部寬度實質上等於對應的主動區的寬度，電荷儲存結構的側壁與基底的上表面的第一夾角不同於隔離結構之側壁與基底的上表面的第二夾角。

依據本發明一實施例所述，上述非揮發性記憶胞的製造方法，更包括在上述間隙壁與尚數圖案化的罩幕層之間形成多個襯層。在每一開口中形成穿隧介電層與電荷儲存結構之前，移除襯層。

依據本發明一實施例所述，上述襯層與上述間隙壁的材料不同，且與上述圖案化罩幕層的材料不同。

依據本發明一實施例所述，其中形成上述隔離結構的步驟包括於上述基底上形成絕緣層，並填入於上述溝渠中，接著，進行平坦化製程，移除罩幕層上的絕緣層。

依據本發明一實施例所述，上述非揮發性記憶胞的製造方法，更包括回蝕刻上述溝渠上的上述絕緣層。

依據本發明一實施例所述，上述非揮發性記憶胞的製造方法，更包括回蝕刻部分該些隔離結構。

基於上述，依據本發明實施例之非揮發性記憶胞的製造方法，在穿隧介電層形成之前移除絕緣層的步驟具有很大的製程裕度(process window)。此外，藉由隔離結構的回蝕刻，可以增加控制閘與電荷儲存結構之間的耦合面積，提升閘極耦合比。

再者，電荷儲存結構可以具有垂直的側壁，以避免導體弦(conductor stringer)的問題，也可以避免在電荷儲存下方形成孔隙。

本發明實施例之非揮發性記憶胞，其具有高的閘極耦合比與可靠度。

本發明實施例之非揮發性記憶胞的製造方法，其製程具有足夠的製程裕度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請照圖1A，在基底10上形成圖案化的罩幕層12。基底10可以是半導體基底，如是矽或是矽化鍺。基底10也可以是絕緣層上有矽(SOI)基底。前述圖案化的罩幕層12可以是單層材料層、雙層材料層或是多層材料層。在一示範實施例中，前述各圖案化的罩幕層12是由第一層14與第二層16所組成的雙材料層所構成。第一層例如是墊氧化層，而第二層例如是氮化矽層。形成方法可以先依序形成第一材料層與第二材料層，然後經由微影與蝕刻製程圖案化第二材料層與第一材料層。

接著，請繼續參照圖1A，在基底10上形成襯層18，以覆蓋圖案化的罩幕層12以及基底10。之後，在襯層18上形成間隙壁材料層20。襯層18的材料與圖案化罩幕層12的材料不同。在一示範實施例中，襯層18的材料與圖案化的罩幕層12的第二層16的材料不同。襯層18的材料例如是氧化矽、硼磷矽玻璃或多晶矽。襯層18的形成方法例如是化學氣相沉積法或原子層沉積法，厚度例如是1nm至20nm。間隙壁材料層20的材料與襯層18不同，且與後續形成的絕緣層26(圖1C)不同。間隙壁材料層20的材料例如是氮化矽、氧氮化物或多晶矽。間隙壁材料層20的形成方法例如是化學氣相沉積法或原子層沉積法，厚度例如是1nm至20nm。

請參照圖1B，非等向性蝕刻間隙壁材料層20與襯層18，以在圖案化的罩幕層12的側壁形成間隙壁20a與襯層18a。接著，以圖案化的罩幕層12、襯層18a與間隙壁20a為罩幕，移除部分基底10，以形成溝渠22，其中任意相鄰兩個溝渠22之間定義出主動區24。之後，於基底10上以及溝渠20中形成絕緣層26。絕緣層26的材料可以是絕緣材料，例如是氧化矽或是硼磷矽玻璃，其形成的方法例如是化學氣相沉積法。

請參照圖1C，進行平坦化製程，移除圖案化的罩幕層12上的絕緣層26。平坦化製程可以以圖案化的罩幕層12做為研磨終止層，採用化學機械研磨製程來實施。

請參照圖1D至1F，移除圖案化的罩幕層12、襯層18a以及間隙壁20a。更具體地說，在一示範實施例中，請參照圖1D，先移除圖案化的罩幕層12的第二層16。接著，請參照圖1E，移除部分襯層18a與圖案化的罩幕層12的第一層14，留下殘留的襯層18b。之後，請參照圖1F，移除間隙壁20a以及殘留的襯層18a，在隔離結構(留下的絕緣層)26a之間以及主動區24上形成開口28。

請參照圖1C與1D，在移除圖案化的罩幕層12的第二層16時，由於襯層18a與圖案化的罩幕層12的第一層14的材料不同於圖案化的罩幕層12的第二層16的材料，因此，襯層18a與圖案化的罩幕層12的第一層14可以保護絕緣層26，避免絕緣層26遭受蝕刻的破壞。同樣地，請參照圖1D與1E，在移除襯層18a與圖案化的罩幕層12的第一層14時，由於間隙壁20a的材料不同於襯層18a與圖案化的罩幕層12的第一層14，因此，間隙壁20a可以保護絕緣層26，避免絕緣層26遭受蝕刻的破壞，而絕緣層26的上表面則會因為未有任何保護而部分被移除，留下的絕緣層26做為隔離結構26a。再者，請參照圖1E與1F，在移除間隙壁20a的過程中，由於間隙壁20a的材料與絕緣層26不同，可以選擇對於間隙壁20a/絕緣層26具有高蝕刻選擇比的蝕刻劑進行蝕刻製程，減少隔離結構26a的側壁受到蝕刻的破壞。因此，在移除間隙壁20a之後，基底10的上表面實質上平坦，而隔離結構26a的側壁實質上不會有凹陷。此外，在移除間隙壁20a的過程中，殘留的襯層18a也可以保護溝渠22的頂角處的基底10以及隔離結構26a，避免凹陷形成。殘留的襯層18a可以在間隙壁20a移除之後再移除之，或是在移除間隙壁20a的過程中被移除。

請參照圖1G，在隔離結構(留下的絕緣層)26a之間以及主動區24上的開口28之中形成穿隧介電層30。穿隧介電層30的材料例如是氧化矽。穿隧介電層30的形成方法可以採用熱氧化法或是化學氣相沉積法。穿隧介電層30的厚度例如是1nm至10nm。由於在移除間隙壁20a之後，基底10的上表面仍為實質上平坦，因此，所形成的穿隧介電層30的下表面亦是實質上平坦，且其上表面實質上與基底10的上表面平行。

接著，在穿隧介電層30上形成電荷儲存結構32。電荷儲存結構32的材料可以是介電荷捕捉層或導體層。介電荷捕捉層可以是單層結構或是多層結構。介電荷捕捉層的材料包括氮化矽。在一實施例中，介電荷捕捉層的材料由下而上包括氧化矽、氮化矽以及氧化矽之堆疊結構，形成的方法例如是化學氣相沉積法或是熱氧化法或是熱氮化法，厚度例如分別是1nm至5nm、1nm至5nm以及1nm至5nm。導體層的材料例如是摻雜多晶矽，形成的方法例如是化學氣相沉積法，厚度例如是1nm至100nm。由於隔離結構26a的側壁實質上不會有凹陷，因此，形成在隔離結構26a之間的開口28之中的電荷儲存結構32例如是具有垂直的側壁，其中間寬度W2與其頂部寬度W1實質上相同，或其差異小於1nm；而且電荷儲存結構32的中間寬度W2與其底部寬度W3實質上相同，或其差異小於10nm。此外，電荷儲存結構32的底部寬度W3實質上等於對應的主動區24的寬度W4。由於電荷儲存結構32具有垂直的側壁，因此可以避免導體弦(Conductor stringer)的問題，也可以避免在電荷儲存下方形成孔隙。

之後，請參照圖1H，可以依據實際閘極耦合比(Gate coupling ratio，GCR)之需求，選擇性再移除隔離結構26a的上表面的一部分，形成開口29。留下的隔離結構26b的表面高度降低，可用來增加後續形成之控制閘36與電荷儲存結構32之間的耦合面積，以提升GCR。選擇性移除隔離結構26a的方法可以採用回蝕刻法。回蝕刻法可以是濕式蝕刻法，例如是以氫氟酸溶液做為蝕刻劑。由於隔離結構26b上的開口29與基底10中的溝渠22是不同時間形成，且其側壁具有不同的傾斜度，因此，在開口29中的電荷儲存結構32的側壁與基底10的上表面的第一夾角a不同於溝渠22中隔離結構26a之側壁與基底10的上表面的第二夾角b。第一夾角a與第二夾角b的差例如是0度至10度。

其後，參照圖1I，在基底10上以及開口29形成介電層34與控制閘36。介電層34的材料例如是氧化矽，形成的方法例如是化學氣相沉積法或是熱氧化法，厚度例如是1nm至20nm。控制閘36為導體層，其可以是單層材料或是雙層材料。在一示範實施例中，控制閘36為單層材料，例如是摻雜多晶矽，形成的方法例如是化學氣相沉積法，厚度例如是10nm至200nm。由於電荷儲結構32具有平滑的側壁（例如是垂直的側壁），因此，介電層34可以共行地覆蓋在電荷儲結構32的表面上，而且控制閘36可以與介電層34接觸且將開口29填滿，不會有無法接觸介電層34或無法填滿開口29形成孔隙的情形。

綜上所述，依據本發明實施例之非揮發性記憶胞的製造方法，在穿隧介電層形成之前移除絕緣層的步驟具有很大的製程裕度(process window)。此外，藉由隔離結構的回蝕刻，可以增加控制閘與電荷儲存結構之間的耦合面積，提升閘極耦合比。再者，依據本發明實施例之非揮發性記憶胞的電荷儲存結構的底部寬度實質上等於主動區的寬度，電荷儲存結構的側壁與基底的上表面的第一夾角不同於隔離結構之側壁與基底的上表面的第二夾角。電荷儲存結構可以具有垂直的側壁，以避免導體弦(conductorstringer)的問題，也可以避免在電荷儲存下方形成孔隙。非揮發性記憶胞的穿隧介電層的下表面平坦，且穿隧介電層的上表面實質上與基底的上表面平行，亦即穿隧介電層的厚度均勻，因此非揮發性記憶胞具有高的可靠度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10．．．基底

12．．．圖案化的罩幕層

14．．．第一層

16．．．第二層

18、18a、18b．．．襯層

20．．．間隙壁材料層

20a．．．間隙壁

22．．．溝渠

24．．．主動區

26．．．絕緣層

26a、26b．．．隔離結構

28、29．．．開口

30．．．穿隧介電層

32．．．電荷儲存結構

34．．．介電層

36．．．控制閘

圖1A至圖1I為依照本發明之一示範實施例繪示的一種非揮發性記憶胞的製造方法的流程剖面。

10．．．基底

12．．．圖案化的罩幕層

14．．．第一層

16．．．第二層

18a．．．襯層

20a．．．間隙壁

22．．．溝渠

24．．．主動區

26．．．絕緣層

26a．．．隔離結構

Claims (10)

1. 一種非揮發性記憶胞，包括：基底，該基底中具有隔離結構，定義出主動區；電荷儲存結構，位於該主動區上，其中該電荷儲存結構的底部寬度實質上等於該主動區的寬度，該電荷儲存結構的側壁與該基底的該上表面的第一夾角不同於該隔離結構之側壁與該基底的該上表面的第二夾角；以及穿隧介電層，位於該電荷儲存結構與該基底之間，其中該穿隧介電層的下表面平坦，且該穿隧介電層的上表面實質上與該基底的該上表面平行。
2. 如申請專利範圍第1項所述的非揮發性記憶胞，其中該電荷儲存結構的材料為介電荷捕捉層或導體層。
3. 如申請專利範圍第1項所述的所述的非揮發性記憶胞，其中該第一夾角小於該第二夾角。
4. 如申請專利範圍第1項所述的非揮發性記憶胞，其中該電荷儲存結構的中間寬度與該底部寬度實質上相同，或其差異小於10nm。
5. 如申請專利範圍第1項所述的非揮發性記憶胞，其中該電荷儲存結構的中間寬度與該頂部寬度或實質上相同，或其差異小於10nm。
6. 一種非揮發性記憶胞的製造方法，包括：在基底上形成多數個圖案化的罩幕層；在該些圖案化的罩幕層的側壁形成多數個間隙壁；以該些圖案化的罩幕層與該些間隙壁為罩幕，移除部分該基底，以形成多數個溝渠，其中任意相鄰兩個溝渠之間定義出主動區；形成多數個隔離結構，該些隔離結構位於該些溝渠中並且向上延伸至該些間隙壁之間；移除該圖案化的罩幕層與該些間隙壁，以在該些隔離結構之間以及該些主動區上形成多數個開口；以及在每一開口中形成穿隧介電層與電荷儲存結構，其中，該些穿隧介電層的下表面平坦且實質上與該基底的上表面平行，該些電荷儲存結構的底部寬度實質上等於對應的該些主動區的寬度，該些電荷儲存結構的側壁與該基底的該上表面的第一夾角不同於該隔離結構之側壁與該基底的該上表面的第二夾角。
7. 如申請專利範圍第6項所述的非揮發性記憶胞的製造方法，其中更包括：在該些間隙壁與該些圖案化的罩幕層之間形成多數個襯層；以及在每一開口中形成該穿隧介電層與該電荷儲存結構之前，移除該些襯層。
8. 如申請專利範圍第7項所述的非揮發性記憶胞的製造方法，其中該襯層與該些間隙壁的材料不同，且與該些圖案化罩幕層的材料不同。
9. 如申請專利範圍第6項所述的非揮發性記憶胞的製造方法，其中形成該些隔離結構的步驟包括：於該基底上形成一絕緣層，並填入於該溝渠中；以及進行平坦化製程，移除該罩幕層上的該絕緣層。
10. 如申請專利範圍第9項所述的非揮發性記憶胞的製造方法，更包括回蝕刻該溝渠上的該絕緣層。