TW201725705A - 記憶體的製造方法 - Google Patents

Abstract

一種記憶體的製造方法，包括以下步驟。在基底上形成多個電荷儲存結構，其中相鄰兩個電荷儲存結構之間具有第一溝渠，且第一溝渠延伸至基底中。在第一溝渠的表面形成介電襯層。在介電襯層上形成氮化物層。在第一溝渠中填入第一介電層。在電荷儲存結構與第一介電層上形成第二介電層。在第二介電層上形成導體層。移除第一介電層，而在相鄰兩個電荷儲存結構之間的第二介電層下方形成第一氣隙。

Description

記憶體的製造方法

本發明是有關於一種半導體元件的製造方法，且特別是有關於一種記憶體的製造方法。

非揮發性儲存元件（non-volatile memory）由於可進行多次資料的存入、讀取、抹除等操作，且具有當電源供應中斷時，所儲存的資料不會消失、資料存取時間短、低消耗功率等優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體。

典型的非揮發性記憶體元件一般是被設計成具有堆疊閘極(stacked-gate)結構，其中包括以摻雜多晶矽製作的浮置閘極(floating gate)與控制閘極(control gate)。浮置閘極位於控制閘極和基底之間且處於浮置狀態，而控制閘極則與字元線(word line)相接。此外，非揮發性記憶體元件還包括穿隧介電層(tunneling dielectric layer)和閘間介電層(inter-gate dielectric layer)分別位於基底和浮置閘極之間以及浮置閘極和控制閘極之間。

在目前提高記憶體元件積集度的趨勢下，會依據設計規則縮小元件的尺寸。在此情況下，為了防止浮置閘極間的耦合干擾升高，進而提高閘極耦合率，會藉由在堆疊閘極結構之間形成氣隙來解決上述問題。

在目前形成的氣隙製造方法中，通常會利用在電荷儲存結構的側壁形成介電襯層，以保護電荷儲存結構中的穿遂介電層，而可避免穿遂介電層在形成氣隙的過程受到傷害。

然而，當記憶體元件的特徵尺寸持續縮小時，介電襯層的厚度也會相對地受到限制。當介電襯層的厚度太厚時，無法順利地在堆疊閘極結構之間的溝渠中形成介電襯層。另一方面，當介電襯層的厚度太薄時，則介電襯層對於穿遂介電層的保護能力變差，而會使得穿遂介電層在形成氣隙的過程受到傷害，進而使得記憶體的良率及可靠度降低。

本發明提供一種記憶體的製造方法，其可有效提升記憶體的良率及可靠度。

本發明提出一種記憶體的製造方法，包括以下步驟。在基底上形成多個電荷儲存結構，其中相鄰兩個電荷儲存結構之間具有第一溝渠，且第一溝渠延伸至基底中。在第一溝渠的表面形成介電襯層。在介電襯層上形成氮化物層。在第一溝渠中填入第一介電層。在電荷儲存結構與第一介電層上形成第二介電層。在第二介電層上形成導體層。移除第一介電層，而在相鄰兩個電荷儲存結構之間的第二介電層下方形成第一氣隙。

依照本發明的一實施例所述，在上述之記憶體的製造方法中，電荷儲存結構包括電荷儲存層與穿隧介電層。電荷儲存層設置在基底上。穿隧介電層設置於電荷儲存層與基底之間。

依照本發明的一實施例所述，在上述之記憶體的製造方法中，在形成該氮化物層之前，更包括下列步驟。在第一溝渠中形成保護層，且保護層的頂面高於穿隧介電層的頂面。以保護層為罩幕，移除部分介電襯層，以暴露出部分電荷儲存層。在移除部分介電襯層之後，移除保護層。

依照本發明的一實施例所述，在上述之記憶體的製造方法中，第一介電層的頂面例如是低於電荷儲存層的頂面。

依照本發明的一實施例所述，在上述之記憶體的製造方法中，電荷儲存層例如是浮置閘極。

依照本發明的一實施例所述，在上述之記憶體的製造方法中，氮化物層的形成方法例如是對介電襯層進行氮化製程。

依照本發明的一實施例所述，在上述之記憶體的製造方法中，氮化製程例如是電漿氮化製程、氣體氮化製程、離子氮化製程或真空氮化製程。

依照本發明的一實施例所述，在上述之記憶體的製造方法中，更包括對導體層進行圖案化製程，而形成多條字元線，其中字元線的延伸方向例如是與第一氣隙的延伸方向相交。

依照本發明的一實施例所述，在上述之記憶體的製造方法中，圖案化製程更包括移除位於相鄰兩條字元線之間的第二介電層與至少部分電荷儲存結構，而在相鄰兩條字元線之間形成第二溝渠。

依照本發明的一實施例所述，在上述之記憶體的製造方法中，更包括在字元線上形成覆蓋層，且覆蓋層在第二溝渠的頂部進行封口，而形成第二氣隙。

依照本發明的一實施例所述，在上述之記憶體的製造方法中，第二氣隙的延伸方向例如是與第一氣隙的延伸方向相交。

依照本發明的一實施例所述，在上述之記憶體的製造方法中，在形成第一氣隙之後，更包括對氮化物層進行氧化製程，而將氮化物層轉變成氧化物層。

依照本發明的一實施例所述，在上述之記憶體的製造方法中，第一氣隙可延伸至基底中。

基於上述，在本發明所提出的記憶體的製造方法中，由於會在介電襯層上形成氮化物層，且氮化物層在形成氣隙的過程中可用以保護介電襯層，而可利用氮化物層與介電襯層來防止穿遂介電層在形成氣隙的過程中受到傷害。因此，即使記憶體元件的特徵尺寸不斷縮小，仍可有效地提升記憶體的良率及可靠度，且可良好地控制氣隙的深寬比。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1D為本發明一實施例的記憶體的製造流程剖面圖。圖1E至圖1H為接續圖12的記憶體的製造流程立體圖。

請參照圖1A，在基底100上形成多個電荷儲存結構102，其中相鄰兩個電荷儲存結構102之間具有溝渠104，且溝渠104延伸至基底100中。基底100例如是半導體基底，如矽基底等。

電荷儲存結構102可包括電荷儲存層102a與穿遂介電層102b，且更可包括圖案化硬罩幕層102c。相鄰兩個電荷儲存結構102之間具有溝渠104，且溝渠104延伸至基底100中。電荷儲存層102a設置在基底100上。穿遂介電層102b設置於電荷儲存層102a與基底100之間。圖案化硬罩幕層102c設置於電荷儲存層102a上。電荷儲存層102a例如是浮置閘極。電荷儲存層102a的材料例如是摻雜多晶矽。穿遂介電層102b的材料例如是氧化矽。圖案化硬罩幕層102c的材料例如是氮化矽。

舉例來說，電荷儲存結構102的形成方法例如是先在基底100上形成穿遂介電材料層(未繪示)、電荷儲存材料層(未繪示)與硬罩幕層(未繪示)，再對穿遂介電材料層、電荷儲存材料層與硬罩幕層進行圖案化製程。穿遂介電材料層的形成方法例如是熱氧化法。電荷儲存材料層與硬罩幕層的形成方法例如是化學氣相沉積法。

在溝渠104的表面形成介電襯層106。介電襯層106的材料例如是氧化矽。介電襯層106的形成方法例如是熱氧化法。在採用熱氧化法形成介電襯層106時，介電襯層106在高溫下經密實化（densify）而使得其結構緻密。

可選擇性地在溝渠104中形成保護層108，且保護層108的頂面高於穿隧介電層102b的頂面。保護層108可用以在後續製程中調整介電襯層106的高度。保護層108的材料例如是光阻材料，如有機聚合物等。保護層108的形成方法例如是先以旋塗法形成填滿溝渠104的保護材料層(未繪示)，再對保護材料層進行回蝕刻製程。

請參照圖1B，可以保護層108為罩幕，移除部分介電襯層106，以暴露出部分電荷儲存層102a。部分介電襯層106的移除方法例如是乾蝕刻法。

請參照圖1C，在移除部分介電襯層106之後，可移除保護層108。保護層108的移除方法例如是乾蝕刻法。

在介電襯層106上形成氮化物層110。由於氮化物層110在後續形成氣隙的製程中具有良好的耐蝕刻特性，所以可在後續形成氣隙的製程中保護介電襯層106，而可利用氮化物層110與介電襯層106來防止電荷儲存層102a下方的穿隧介電層102b在形成氣隙的過程中受到傷害。氮化物層110的材料例如是氮化矽或氧氮化矽。氮化物層110的形成方法例如是對介電襯層106進行氮化製程。氮化製程例如是電漿氮化製程、氣體氮化製程、離子氮化製程或真空氮化製程。

在溝渠104中填入介電層112。介電層112的頂面可低於電荷儲存層102a的頂面。介電層112的材料例如是氧化矽。介電層112的形成方法例如是先以化學氣相沉積法形成填滿溝渠104的介電材料層(未繪示)，再對介電材料層進行化學機械研磨製程與回蝕刻製程。在另一實施例中，介電層112的頂面與電荷儲存層102a的頂面亦可具有同樣高度。

可移除圖案化硬罩幕層102c。圖案化硬罩幕層102c的移除方法例如是乾式蝕刻法或濕式蝕刻法。

請參照圖1D，在電荷儲存結構102與介電層112上形成介電層114，其中介電層114可作為多晶矽層間介電層(inter-poly dielectric，IPD)使用。介電層114例如是氧化矽/氮化矽/氧化矽(oxide-nitride-oxide，ONO)複合層或氧化矽層。ONO複合層可為三層或是更多層。介電層114的形成方法例如是化學氣相沉積法。

在介電層114上形成導體層116，可用以作為控制閘極。導體層116可填入電荷儲存結構102之間的溝渠104中，以增加控制導體層116與電荷儲存層102a之間的耦合面積，進而提升閘極耦合比(gate coupling ratio，GCR)。由此可知，所屬技術領域具有通常知識者可藉由控制介電襯層106與介電層112的高度，來調整導體層116與電荷儲存層102a之間的耦合面積。導體層116的材料例如是摻雜多晶矽。導體層116的形成方法例如是化學氣相沉積法。

請參照圖1E，可在導體層116上形成圖案化硬罩幕層118。圖案化硬罩幕層118可為單層結構或多層結構。圖案化硬罩幕層118的材料例如是氮化矽、氧化矽、氮氧化矽或其組合。圖案化硬罩幕層118的形成方法例如是先形成硬罩幕層(未繪示)，再對硬罩幕層進行圖案化製程。

可藉由圖案化硬罩幕層118作為罩幕，對導體層116進行圖案化製程，而形成多條字元線WL。此外，在上述圖案化製程更包括移除位於相鄰兩條字元線WL之間的介電層114與至少部分電荷儲存結構102，且更可移除位於相鄰兩條字元線WL之間的部分介電襯層106、部分氮化物層110與部分介電層112，而在相鄰兩條字元線之間形成溝渠120。

請參照圖1F，移除填入溝渠104中的介電層112，而在相鄰兩個電荷儲存結構102之間的介電層114下方形成氣隙AG1。氣隙AG1可延伸至基底100中。字元線WL的延伸方向例如是與氣隙AG1的延伸方向相交。移除介電層112的方法例如是濕蝕刻法。在移除介電層112的蝕刻製程中，介電層112的蝕刻速率例如是大於介電襯層106、氮化物層110、介電層114與穿隧介電層102b的蝕刻速率，因此在移除介電層112時，不會過度傷害到上述膜層。此外，在移除介電層112的過程中，由於氮化物層110具有良好的耐蝕刻特性，因此氮化物層110可用以保護介電襯層106，而可利用氮化物層110與介電襯層106來防止電荷儲存層102a下方的穿隧介電層102b在形成氣隙AG1的過程中受到傷害，因此可有效提升記憶體的良率及可靠度。

請參照圖1G，在形成氣隙AG1之後，可對氮化物層110進行氧化製程，而將氮化物層110層轉變成氧化物層122，而能夠有效地降低漏電流，進而使得記憶體具有良好的可靠度。此外，進行氧化製程的同時，會在圖案化硬罩幕層118、字元線WL與電荷儲存結構102的側壁上形成氧化物層124。氧化物層122、124的材料例如是氧化矽。氧化製程例如是電漿氧化製程或熱氧化製程。

請參照圖1H，可在字元線WL上形成覆蓋層126，且覆蓋層126在溝渠120的頂部進行封口，而形成氣隙AG2。氣隙AG2的延伸方向例如是與氣隙AG1的延伸方向相交。此外，覆蓋層126亦可能會形成在氣隙AG1中，而使得氣隙AG1的尺寸略為縮小。覆蓋層126的材料可選擇階梯性覆蓋能力較低的材料，而可在溝渠120的頂部進行封口，以形成氣隙AG2。覆蓋層126的材料例如是氧化矽。覆蓋層126的形成方法例如是化學氣相沉積法。

基於上述實施例可知，由於會在介電襯層106上形成氮化物層110，且氮化物層110在形成氣隙AG1的過程中可用以保護介電襯層106，而可藉由氮化物層110與介電襯層106來防止穿遂介電層102b在形成氣隙AG1的過程受到傷害。因此，即使記憶體元件的特徵尺寸不斷縮小，仍可有效地提升記憶體的良率及可靠度，且可良好地控制氣隙AG1的深寬比。

綜上所述，在上述實施例的記憶體的製造方法中，由於在形成氣隙的過程中，穿遂介電層可受到氮化物層與介電襯層的保護而具有較佳的品質，因此可有效地提升記憶體的良率及可靠度，且可良好地控制氣隙的深寬比。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基底
102‧‧‧電荷儲存結構
102a‧‧‧電荷儲存層
102b‧‧‧穿遂介電層
102c、118‧‧‧圖案化硬罩幕層
104、120‧‧‧溝渠
106‧‧‧介電襯層
108‧‧‧保護層
110‧‧‧氮化物層
112、114‧‧‧介電層
116‧‧‧導體層
122、124‧‧‧氧化物層
126‧‧‧覆蓋層
AG1、AG2‧‧‧氣隙
WL‧‧‧字元線

圖1A至圖1D為本發明一實施例的記憶體的製造流程剖面圖。 圖1E至圖1H為接續圖12的記憶體的製造流程立體圖。

100‧‧‧基底

102‧‧‧電荷儲存結構

102a‧‧‧電荷儲存層

102b‧‧‧穿遂介電層

106‧‧‧介電襯層

110‧‧‧氮化物層

114‧‧‧介電層

118‧‧‧圖案化硬罩幕層

120‧‧‧溝渠

AG1‧‧‧氣隙

WL‧‧‧字元線

Claims (13)

1. 一種記憶體的製造方法，包括： 在一基底上形成多個電荷儲存結構，其中相鄰兩個電荷儲存結構之間具有一第一溝渠，且該第一溝渠延伸至該基底中； 在該第一溝渠的表面形成一介電襯層； 在該介電襯層上形成一氮化物層； 在該第一溝渠中填入一第一介電層； 在該些電荷儲存結構與該第一介電層上形成一第二介電層； 在該第二介電層上形成一導體層；以及 移除該第一介電層，而在相鄰兩個電荷儲存結構之間的該第二介電層下方形成一第一氣隙。
2. 如申請專利範圍第1項所述的記憶體的製造方法，其中各該電荷儲存結構包括： 一電荷儲存層，設置在該基底上；以及 一穿隧介電層，設置於該電荷儲存層與該基底之間。
3. 如申請專利範圍第2項所述的記憶體的製造方法，其中在形成該氮化物層之前，更包括： 在該第一溝渠中形成一保護層，且該保護層的頂面高於該穿隧介電層的頂面； 以該保護層為罩幕，移除部分該介電襯層，以暴露出部分該電荷儲存層；以及 在移除部分該介電襯層之後，移除該保護層。
4. 如申請專利範圍第2項所述的記憶體的製造方法，其中該第一介電層的頂面低於該電荷儲存層的頂面。
5. 如申請專利範圍第1項所述的記憶體的製造方法，其中該電荷儲存層包括浮置閘極。
6. 如申請專利範圍第1項所述的記憶體的製造方法，其中該氮化物層的形成方法包括對該介電襯層進行一氮化製程。
7. 如申請專利範圍第6項所述的記憶體的製造方法，其中該氮化製程包括電漿氮化製程、氣體氮化製程、離子氮化製程或真空氮化製程。
8. 如申請專利範圍第1項所述的記憶體的製造方法，更包括對該導體層進行一圖案化製程，而形成多條字元線，其中各該字元線的延伸方向與該第一氣隙的延伸方向相交。
9. 如申請專利範圍第8項所述的記憶體的製造方法，其中該圖案化製程更包括移除位於相鄰兩條字元線之間的該第二介電層與至少部分該電荷儲存結構，而在相鄰兩條字元線之間形成一第二溝渠。
10. 如申請專利範圍第9項所述的記憶體的製造方法，更包括在該些字元線上形成一覆蓋層，且該覆蓋層在該第二溝渠的頂部進行封口，而形成一第二氣隙。
11. 如申請專利範圍第10項所述的記憶體的製造方法，其中該第二氣隙的延伸方向與該第一氣隙的延伸方向相交。
12. 如申請專利範圍第1項所述的記憶體的製造方法，在形成該第一氣隙之後，更包括對該氮化物層進行一氧化製程，而將該氮化物層轉變成一氧化物層。
13. 如申請專利範圍第1項所述的記憶體的製造方法，其中該第一氣隙延伸至該基底中。