TWI532149B - 半導體裝置及其製作方法 - Google Patents

Description

半導體裝置及其製作方法

本發明係關於一種半導體裝置及其製作方法，尤指一種具有高閘極耦合值(gate coupling ratio，GCR)的半導體裝置及其製作方法。

快閃記憶體(flash memory)係一種非揮發性(non-volatile)記憶體，其在缺乏外部電源供應時，亦能夠保存儲存在記憶體中的資訊內容。近幾年來，由於快閃記憶體具有可重複寫入以及可被電抹除等優點，因此，已被廣泛地應用在行動電話(mobile phone)、數位相機(digital camera)、遊戲機(video player)、個人數位助理(personal digital assistant,PDA)等電子產品或正在發展中的系統單晶片(system on a chip,SOC)中。

然而，由於電子產品朝微型化趨勢發展，使得快閃記憶體單元的尺寸縮小，造成閘極耦合值(gate coupling ratio，GCR)下降。因此，如何提升閘極耦合值以改善快閃記憶體單元的電性表現實為相關技術者所欲改進之課題。

本發明之目的之一在於提供一種具有高閘極耦合值的半導體裝置及製作此半導體裝置的方法，以改善半導體裝置的效能。

本發明之一較佳實施例是提供一種半導體裝置，包括：一半導體基底、二浮置閘極(floating gate)、一控制閘極(control gate)以及一第一介電層。二浮置閘極設置於半導體基底上，其中控制閘極部分重疊各浮置閘極，且部分控制閘極位於二浮置閘極之間。此外，第一介電層設置於二浮置閘極與控制閘極之間，且第一介電層具有一固定厚度。

本發明之另一較佳實施例是提供一種製作半導體裝置的方法，包括下列步驟。首先，依序形成一閘極介電層以及一第一閘極層於一半導體基底上，且閘極介電層位於第一閘極層與半導體基底之間。接著，形成至少一開口於第一閘極層中。然後，全面性形成一介電層於半導體基底上，且介電層覆蓋第一閘極層。隨後，形成一第二閘極層填滿開口並重疊第一閘極層。

本發明藉由設置一T形控制閘極，使控制閘極可同時重疊二浮置閘極的頂面與一側面，與控制閘極僅重疊一浮置閘極的頂面之結構相比，本發明的控制閘極之結構設計可增加浮置閘極與控制閘極之間的重疊面積以提升閘極耦合值，進而降低半導體裝置的操作電壓以及提升半導體裝置的效能。此外，各浮置閘極與控制閘極之間僅全面性設置有第一介電層，而且此第一介電層具有一固定厚度，因此可使各浮置閘極與控制閘極之一間距為固定值，進而得到一穩定的電容值。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

請參考第1圖。第1圖繪示本發明一實施例之一半導體裝置的剖面示意圖。如第1圖所示，半導體裝置10，以快閃記憶體單元為例，包含有一半導體基底12、設置於半導體基底12上的一閘極堆疊14，以及一選擇閘極(select gate)20設置於閘極堆疊14的側面，其中閘極堆疊14包括浮置閘極(floating gate)16以及控制閘極(control gate)18。半導體基底12可包含例如一由矽、砷化鎵、矽覆絕緣(SOI)層、磊晶層、矽鍺層或其他半導體基底材料所構成的基底。浮置閘極16、控制閘極18以及選擇閘極20一般係由多晶矽所構成。各閘極之間可設置介電層22/24/26例如：氧化物層，以彼此電性絕緣。半導體裝置10另包含有源極/汲極摻雜區28/30設置於閘極堆疊14兩側的半導體基底12中，以及一通道區32定義於源極/汲極摻雜區28/30之間的半導體基底12中。此外，浮置閘極16與半導體基底12之間的介電層22係一穿隧氧化(tunneling oxide)層，熱電子(hot electron)即經由此穿隧氧化層隧穿(tunneling)進出浮置閘極16，而達到半導體裝置10資料存取的功能。

一般而言，閘極耦合值(gate coupling ratio，GCR)係為決定快閃記憶體單元效能的重要指標之一，閘極耦合值愈高表示快閃記憶體 單元在進行寫入或抹除操作時所需的操作電壓愈低，效能愈好。閘極耦合值可被定義為：GCR=C1/(C1+C2)

其中，浮置閘極16與控制閘極18之間的電容為C1，浮置閘極16與半導體基底12中的通道區32之間的電容為C2。由上述關係式可知，提高GCR的方法可以增加C1與/或減少C2，舉例來說，由於電容大小與形成電容的重疊面積成正比，因此，可藉由增加浮置閘極16與控制閘極18之間的重疊面積以增加C1，而提升閘極耦合值。

為提升閘極耦合值，本發明提供一種半導體裝置，請參考第2圖以及第3圖。第2圖繪示本發明一較佳實施例之一半導體裝置的佈局示意圖。第3圖繪示本發明一較佳實施例之一半導體裝置沿第2圖A-A’線段之剖面示意圖。其中，第2圖為上視示意圖，為明確表達各主要元件的相對關係，部分標示於第3圖的元件未標示於第2圖中。

如第2圖及第3圖所示，半導體裝置100，以快閃記憶體單元為例，包括閘極介電層104、至少二浮置閘極(floating gate)106、一第一介電層108以及一控制閘極(control gate)110依序設置於一半導體基底102上。半導體基底102可包含例如一由矽、砷化鎵、矽覆絕緣(SOI)層、磊晶層、矽鍺層或其他半導體基底材料所構成的基底。閘極介電層104以及第一介電層108可由介電材料所構成，包括矽 氧化物、氮氧化物或介電常數大於4的高介電常數介電層，其中，閘極介電層104設置於各浮置閘極106與半導體基底102之間，可作為穿隧氧化層，熱電子即經由閘極介電層104隧穿進出浮置閘極106，而達到半導體裝置100之資料存取的功能；而第一介電層108設置於二浮置閘極106與控制閘極110之間，其可係單層結構或例如氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)疊層組成的多層結構，可作為閘間氧化層，以提供電性絕緣效果。浮置閘極106以及控制閘極110均可由導電材料所構成，包括多晶矽、金屬矽化物或具有特定功函數的金屬材料，其中，浮置閘極106可用於儲存熱電子，而控制閘極110可用於控制半導體裝置100之資料存取的功能。

值得注意的是，控制閘極110係為一T形控制閘極，且控制閘極110係同時部分重疊二浮置閘極106並位於二浮置閘極106之間，也就是說，控制閘極110可同時重疊各浮置閘極106的部分頂面、二浮置閘極106相向的側面S1/S2以及二浮置閘極106之間的半導體基底102。因此，與半導體裝置10相比，在半導體裝置100中，控制閘極110不僅沿第一方向D1重疊二浮置閘極106的頂面(與控制閘極18重疊浮置閘極16的頂面相似)，控制閘極110還可沿第二方向D2重疊二浮置閘極106之相向的側面S1/S2，以增加浮置閘極106與控制閘極110的重疊面積進而提升閘極耦合值。

另外，在半導體裝置100中，各浮置閘極106與控制閘極110 之間僅設置有第一介電層108，而且第一介電層108係全面性設置於各浮置閘極106以及半導體基底102上。更詳細地說，第一介電層108接觸各浮置閘極106的一頂面、各浮置閘極106的一側面S1/S2、控制閘極110的底面以及重疊二浮置閘極106之間的半導體基底102，且第一介電層108接觸的各浮置閘極106的側面S1/S2係彼此面對。在其他實施例中，設置於控制閘極110與二浮置閘極106之間的第一介電層108也可係直接接觸半導體基底102。此外，在本實施例中，第一介電層108與接觸的浮置閘極106的表面互相平行，且第一介電層108具有一固定厚度，因此可使各浮置閘極106與控制閘極110之一間距為固定值。

半導體裝置100還包括二選擇閘極112分別設置於各浮置閘極106與控制閘極110的一側。選擇閘極112由導電材料所構成，可包括多晶矽、金屬矽化物或具有特定功函數的金屬材料，用於協助控制半導體裝置100之資料存取的功能。不同於半導體裝置10的選擇閘極20係具有一弧狀表面，在本實施例中，半導體裝置100的各選擇閘極112具有一平坦的頂面平行各浮置閘極106的一頂面以及控制閘極110的一頂面，且具有一倒L之形狀以分別部分重疊相對應的各浮置閘極106，也就是說，各選擇閘極112可重疊相對應的各浮置閘極106的彎角A1/A2以及部分頂面。在半導體裝置100例如：快閃記憶體單元進行抹除操作時，儲存於浮置閘極106中的部分熱電子將可透過此彎角A1/A2經由選擇閘極112釋出，有助於降低半導體裝置100進行抹除操作時所需的操作電壓以及處理時間。

此外，二第二介電層114分別設置於各選擇閘極112與各浮置閘極106之間以及各選擇閘極112與控制閘極110之間，可作為閘間氧化層，以提供電性絕緣效果，其中閘極介電層104、第一介電層108以及各第二介電層114共同環繞相對應的各浮置閘極106。

還有，一第一摻雜區116以及二第二摻雜區118可作為半導體裝置100的源極/汲極摻雜區，其中第一摻雜區116設置於二浮置閘極106之間的半導體基底102中，也就是說，控制閘極110將重疊此第一摻雜區116；而二第二摻雜區118分別設置於各浮置閘極106相對於第一摻雜區116的另一側的半導體基底102中，也就是說，二第二摻雜區118分別設置於二浮置閘極106兩側的半導體基底102中。在本實施例中，第一摻雜區116可電性連接至一源極線(source line，SL)，且二第二摻雜區118可分別電性連接至一位元線(bit line，BL)。另外，介電材料所構成的二側壁子120可分別設置於選擇閘極112與各第二摻雜區118之間的半導體基底102上，可用於調整第一摻雜區116以及第二摻雜區118的間距，亦即電子通道的長度，也可避免施加於選擇閘極112與第二摻雜區118的訊號互相干擾。

請參考表1，並請一併參考第3圖。表1列示本發明一較佳實施例之一半導體裝置的操作條件參考表。如表1所示，當半導體裝置100處於不同操作狀態包括寫入(programming)、抹除(erase)、或讀取(read)時，需分別施加不同的訊號於各端點(terminal)包括選擇閘極 112、電性連接至一位元線BL的第二摻雜區118、電性連接至源極線SL的第一摻雜區116或控制閘極110，以完成相對應的操作。舉例來說，當半導體裝置100被選取進行寫入(programming)操作時，一第一正電位例如+8伏特(V)係施加於控制閘極110上，使第一正電位電容性耦合至浮置閘極106，此外，一第二正電位例如+2.5V係施加於選擇閘極112上，一第三正電位例如+4.5V係施加於源極線SL上也就是施加至第一摻雜區116，以及一電流例如+1毫安培(μA)係施加於位元線BL上也就是施加至第二摻雜區118，以共同在第一摻雜區116與第二摻雜區118之間的通道區中形成熱電子，並藉由控制閘極110與通道區所形成的電位差，形成一橫越閘極介電層104的電場使熱電子可越過閘極介電層104進入浮置閘極106中，以完成寫入操作。而當半導體裝置100未與其他半導體裝置(圖未示)共同進行寫入操作時，亦即半導體裝置100未被選取進行寫入操作時，則可施加一相同電壓Vcc至控制閘極110以及位元線BL，而選擇閘極112以及源極線SL則可接地以維持0V的電位。

本發明亦提供一種製作半導體裝置的方法以形成上述的半導體裝置，請參考第4圖至第14圖。第4圖至第14圖繪示了本發明之一較佳實施例之製作半導體裝置的方法示意圖。如第4圖所示，首先，依序形成一閘極介電層202以及一第一閘極層204於一半導體基底200上，半導體基底200可包含例如一由矽、砷化鎵、矽覆絕緣(SOI)層、磊晶層、矽鍺層或其他半導體基底材料所構成的基底。閘極介電層202係由介電材料所構成，包括矽氧化物、氮氧化物或介電常數大於4的高介電常數介電層，可由熱氧化製程、化學氣相沈積(chemical vapor deposition，CVD)或原子層沈積(atomic layer deposition，ALD)等沈積製程加以形成，在本實施例中，閘極介電層202係由熱氧化製程所形成的矽氧化物所組成。第一閘極層204可由導電材料所構成，包括多晶矽、金屬矽化物或具有特定功函數的金屬材料，例如利用低壓化學氣相沈積(low pressure chemical vapor deposition,LPCVD)製程或電漿加強化學氣相沈積(plasma-enhanced CVD，PECVD)製程等沈積製程所形成的多晶矽，並可依需求在沈積製程中同步(in-situ)摻雜多晶矽。

此外，為定義第一閘極層204與閘極介電層202形成的主動區域，如第5圖所示，在形成閘極介電層202與第一閘極層204之前， 可先形成複數個突出於半導體基底200表面的淺溝渠隔離(shallow trench isolation，STI)206，其中，第4圖之剖面方向D3與第5圖之剖面方向D4互相垂直。接著，再如前述依序毯覆性形成閘極介電層202以及第一閘極層204於半導體基底200上，之後進行一化學機械研磨(chemical mechanical polishing，CMP)等平坦化製程去除部分的第一閘極層204以劃分出預定形成半導體裝置的複數個主動區域，也就是說，淺溝渠隔離206突出於半導體基底200的部分可作為定義第一閘極層204與閘極介電層202的遮罩。淺溝渠隔離206通常包含介電材料，例如矽氧化物，而形成淺溝渠隔離206的方法係為習知該項技藝者與通常知識者所熟知，在此不多加贅述，此外，淺溝渠隔離206的形狀、位置與形成順序也不以此為限。

隨後，如第6圖所示，形成至少一開口208於第一閘極層204中，其中開口208係暴露部分閘極介電層202，且未暴露該半導體基底200。在開口208形成後，進行一離子佈植製程，以在開口208暴露的閘極介電層202下方的半導體基底200中形成一第一摻雜區210，作為後續形成的半導體裝置的源極/汲極摻雜區。在本實施例中，第一摻雜區210可電性連接至一源極線(source line，SL)。其中，形成開口208的方法包括形成一圖案化遮罩(圖未示)於第一閘極層204上，並進行一蝕刻製程，例如為一非等向性蝕刻製程；或進行一濕蝕刻製程，蝕刻液較佳為對第一閘極層204之材料與閘極介電層202之材料具選擇比，以去除部分第一閘極層204至暴露閘極介電層202。

接下來，如第7圖以及第8圖所示，首先全面性形成一第一介電層212於半導體基底200上，其中第一介電層212係覆蓋第一閘極層204、開口208暴露的閘極介電層202，以及暴露的淺溝渠隔離206。第一介電層212係由介電材料所構成的單層結構或多層結構，例如利用熱氧化製程、熱氮化製程、電漿加強化學氣相沈積製程或低壓化學氣相沈積製程依序形成的氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)疊層。接著，形成一第二閘極層214填滿開口208並重疊第一閘極層204，第二閘極層214可包括多晶矽、金屬矽化物或具有特定功函數的金屬材料等導電材料，例如利用低壓化學氣相沈積製程或電漿加強化學氣相沈積製程等沈積製程所形成的多晶矽。然後，再形成一遮罩層216於第二閘極層214上，遮罩層216係由抗氧化材料所構成的單層結構或多層結構，例如利用化學氣相沈積製程形成的氮化矽層，或氧化矽與氧化矽組成的複合層。

如第9圖所示，圖案化遮罩層216、第二閘極層214以及第一介電層212以形成一控制閘極218，其圖案化方法可包括下列步驟。首先，以一微影蝕刻製程形成圖案化遮罩層216’，再以圖案化遮罩層216’作為遮罩，進行一蝕刻製程例如：非等向性蝕刻製程以移除部分第二閘極層214以及部分第一介電層212；或是額外形成一圖案化遮罩(圖未示)來進行蝕刻製程以移除部分圖案化遮罩層216、部分第二閘極層214以及部分第一介電層212，使剩餘的第二閘極層214形成控制閘極218。此外，可選擇性保留部分第一介電層212’， 例如ONO疊層中的底氧化物層，於第一閘極層204上，以避免進行上述控制閘極218的製程時，對第一閘極層204之表面造成損傷。

然後，如第10圖所示，移除部分第一閘極層204以形成二浮置閘極220A/220B，其方法可包括下列步驟。首先，形成二犧牲側壁子222A/222B環繞於控制閘極218的周圍，犧牲側壁子222A/222B可為單一層或多層結構，或可包括襯層(liner)等組成，此外，犧牲側壁子222A/222B之材料可包括高溫氧化矽(high temperature oxide,HTO)、氮化矽、氧化矽或使用六氯二矽烷(hexachlorodisilane,Si₂Cl₆)形成的氮化矽(HCD-SiN)，但不以此為限。形成犧牲側壁子222A/222B的方法為習知技術，在此不加以贅述。接著，利用控制閘極218與犧牲側壁子222A/222B當作遮罩來移除部分第一閘極層204以形成二浮置閘極220A/220B，且控制閘極218部分重疊二浮置閘極220A/220B，更詳細地說，控制閘極218可部分重疊各浮置閘極220A/220B的頂面以及二浮置閘極220A/220B的相對內側S3/S4。此外，二浮置閘極220A/220B的相對外側S5/S6則係利用犧牲側壁子222A/222B當作遮罩來進行蝕刻以定義之，亦即以自對準的方式蝕刻而成。

接下來，如第11圖所示，去除犧牲側壁子222A/222B，以暴露原先犧牲側壁子222A/222B覆蓋的浮置閘極220A/220B的頂面，包含各浮置閘極220A/220B的一彎角A3/A4。其中，犧牲側壁子222A/222B覆蓋的浮置閘極220A/220B的頂面面積正相關於自對準 形成的犧牲側壁子222A/222B的底部面積。據此，形成包括閘極介電層202、二浮置閘極220A/220B、第一介電層212以及控制閘極218的一閘極堆疊結構224。此外，在形成後續的選擇閘極之前，可選擇性形成摻雜區226於閘極堆疊結構224兩側的半導體基底200中，以調整後續形成的選擇閘極的電性表現。

如第12圖所示，透過熱氧化製程形成的高溫氧化矽所組成的二第二介電層228A/228B，接著，再透過沈積製程全面性形成第三閘極層230覆蓋圖案化遮罩層216’、第二介電層228A/228B以及閘極堆疊結構224的二側。第三閘極層230可包括多晶矽、金屬矽化物或具有特定功函數的金屬材料，例如利用沈積製程所形成的多晶矽。隨後如第13圖所示，去除部分第三閘極層230以形成二選擇閘極232A/232B分別設置於閘極堆疊結構224的兩側。形成選擇閘極232A/232B的方法包括下列步驟。首先，對第三閘極層230進行一回蝕刻等平坦化製程直至暴露出圖案化遮罩層216’，以定義之後形成的選擇閘極232A/232B的高度並使選擇閘極232A/232B分別具有一平坦的頂面；之後再進行一微影暨蝕刻製程以完成選擇閘極232A/232B，並定義選擇閘極232A/232B的大小與寬度。據此，各選擇閘極232A/232B具有一平坦的頂面以及一倒L之形狀的結構，並分別部分重疊相對應的各浮置閘極220A/220B，此重疊的部分即為上述犧牲側壁子222A/222B所覆蓋的區域。

在本實施例中，第二介電層228A/228B係為一複晶矽層間氧化 層(inter-poly oxide，IPO)分別設置於第三閘極層230與各浮置閘極220A/220B之間以及第三閘極層230與控制閘極218之間，以提供電性絕緣效果，且第二介電層228A/228B未覆蓋控制閘極218的頂面。如此閘極介電層202、第一介電層212以及各第二介電層228A/228B便可共同環繞相對應的各浮置閘極220A/220B。

由於在本實施例中控制閘極218、浮置閘極220A/220B、選擇閘極232A/232B均係利用多晶矽所構成的，因此需藉由圖案化遮罩層216’的遮蔽與保護來進行第9圖之控制閘極218的圖案化製程、第10圖的形成側壁子222A/222B與圖案化浮置閘極220A/220B製程、以及第13圖之第三閘極層230的回蝕刻製程與選擇閘極232A/232B的圖案化製程。所以在完成上述製程後，可選擇性去除此圖案化遮罩層216’。

在去除圖案化遮罩層216’之後，如第14圖所示，形成二側壁子234A/234B於各選擇閘極232A/232B的外側後，進行一離子佈植製程以形成二第二摻雜區236A/236B於閘極堆疊結構224兩側的半導體基底200中。在本實施例中，二第二摻雜區236A/236B可作為源極/汲極摻雜區，且分別電性連接至一位元線(bit line，BL)。至此，完成本發明之半導體裝置238。

本發明之選擇閘極與第二介電層的設置方式並不以上述實施例為限，在其他實施例中，選擇閘極與第二介電層也可藉由其他製作 方法形成不同形狀的結構。下文將依序介紹本發明之其它較佳實施例，且為了便於比較各實施例之相異處並簡化說明，在下文之各實施例中使用相同的符號標注相同的元件，且主要針對各實施例之相異處進行說明，而不再對重覆部分進行贅述。

請參考第15圖至第19圖。第15圖至第19圖繪示了本發明之另一較佳實施例之製作半導體裝置的方法示意圖。首先，進行前述製作半導體裝置的方法，至形成如第7圖以及第8圖所示的堆疊結構，接著，如第15圖所示，圖案化遮罩層216、第二閘極層214、第一介電層212、第一閘極層204以及閘極介電層202以形成圖案化遮罩層310、控制閘極308以及二浮置閘極306，且控制閘極308之側邊S7/S8與二浮置閘極306之相對外側S9/S10係彼此切齊。其圖案化方法可包括下列步驟。首先，以一微影蝕刻製程形成圖案化遮罩層310，再以圖案化遮罩層310作為遮罩，進行一蝕刻製程例如：非等向性蝕刻製程以部分移除第二閘極層214(形成控制閘極308)、第一介電層212、第一閘極層204(形成二浮置閘極306)以及閘極介電層202；或是額外形成一圖案化遮罩(圖未示)來進行蝕刻製程以部分移除遮罩層216、第二閘極層214、第一介電層212、第一閘極層204以及閘極介電層202。此外，被圖案化遮罩層310覆蓋的控制閘極308、第一介電層212、二浮置閘極306以及閘極介電層202可共同定義為閘極堆疊結構311。

隨後，形成二側壁子312於閘極堆疊結構311的側壁，側壁子 312可為單一層或多層結構，或可包括襯層(liner)等組成，此外，側壁子312之材料可包括高溫氧化矽(high temperature oxide,HTO)、氮化矽、氧化矽或使用六氯二矽烷(hexachlorodisilane,Si₂Cl₆)形成的氮化矽(HCD-SiN)，但不以此為限。在本實施例中，側壁子312較佳係由對同一種蝕刻液蝕刻率不同的多種材料，例如襯層-氮化矽-氧化矽，所組成的平面狀堆疊結構。形成側壁子312的方法為習知技術，在此不加以贅述。

接下來，如第16圖所示，選擇性形成摻雜區313於閘極堆疊結構311兩側的半導體基底200中，以調整後續形成的選擇閘極的電性表現。然後，進行一蝕刻步驟去除部分側壁子312以及半導體基底200表面的原生氧化層(native oxide)(圖未示)，以暴露剩餘的側壁子312’兩側的半導體基底200。其中，剩餘的側壁子312’可為一包括襯層-氮化矽的結構。

接著，如第17圖所示，形成一介電層314，例如透過熱氧化製程形成氧化矽層於裸露之半導體基底200上，以及透過沈積製程全面性形成第三閘極層316覆蓋圖案化遮罩層310、剩餘的側壁子312’以及介電層314。第三閘極層316可包括多晶矽、金屬矽化物或具有特定功函數的金屬材料，例如利用沈積製程所形成的多晶矽。

之後，如第18圖所示，去除部分第三閘極層316以及部分介電層314，以形成二選擇閘極302分別設置於閘極堆疊結構311的兩 側，此外，剩餘的介電層314’與剩餘的側壁子312’可共同作為第二介電層304。形成選擇閘極302的方法包括如前述所依序進行的一回蝕刻等平坦化製程以及一微影暨蝕刻製程，以分別決定選擇閘極302的高度與寬度，在此不加以贅述。值得注意的是，由於剩餘的介電層314’與剩餘的側壁子312’是經由不同的製程先後形成，因此，第二介電層304的厚度原則上並非固定值。亦即垂直部份之第二介電層304(由剩餘的側壁子312’所構成)的厚度係實質上不等於水平部份之第二介電層304(由剩餘的介電層314’所構成)的厚度。

隨後，如第19圖所示，去除圖案化遮罩層310，並形成二側壁子318於各選擇閘極302的外側，然後，再進行一離子佈植製程以形成二第二摻雜區320於閘極堆疊結構311的兩側，第二摻雜區320可作為源極/汲極摻雜區，且分別電性連接至一位元線(bit line，BL)。至此，完成本發明之半導體裝置300。

請繼續參考第19圖。與第3圖所繪示的半導體裝置100相比，半導體裝置300的選擇閘極302之材質與相對位置(設置於各浮置閘極306與控制閘極308的一側)均與半導體裝置100的選擇閘極112相似。不同的地方在於，在本實施例中，控制閘極308之側邊係切齊二浮置閘極306之相對外側，而使各選擇閘極302係具有一條狀剖面且未部分重疊各浮置閘極306，此外，第二介電層304的厚度非固定值，例如各選擇閘極302與相對應的各浮置閘極306的間距或各選擇閘極302與T形之控制閘極308的間距會與各選擇閘極302 與半導體基底102的間距不同，也就是說，第二介電層304在第二方向D2上的厚度與第二介電層304在第一方向D1上的厚度不同。

請參考表2，表2列示本發明另一較佳實施例之一半導體裝置於選取狀態時的操作條件參考表。如表2所示，當半導體裝置300被選取且處於不同操作狀態包括寫入、抹除或讀取(read)時，需分別施加不同的訊號於各端點包括選擇閘極302、電性連接至一位元線的第二摻雜區320、電性連接至源極線的第一摻雜區210、控制閘極308或電性連接至半導體基底200的端點，以完成相對應的操作。值得注意的是，在本實施例中，如第19圖所示的半導體裝置300的選擇閘極302與半導體基底200的間距(第二介電層304在第一方向D1上的厚度)係實質上小於如第3圖所示的半導體裝置100的選擇閘極112與半導體基底102的間距(第二介電層114在第一方向D1上的厚度)，因此，有助於降低半導體裝置300例如：快閃記憶體單元進行讀取操作時所需的操作電壓。此外，半導體裝置300被選取進行抹除操作時，可藉由控制閘極308與半導體基底200之間的電位差，形成一橫越閘極介電層202的電場，並透過福樂諾漢穿遂(Fowler-Nordheim tunneling，FN tunneling)機制使儲存於浮置閘極306中的熱電子可越過閘極介電層202由半導體基底200釋出，以完成抹除操作。

綜上所述，本發明藉由一T形控制閘極的設置，使控制閘極可同時重疊二浮置閘極的頂面與一側面，與控制閘極僅重疊一浮置閘極的頂面之結構相比，本發明的控制閘極之結構設計可增加浮置閘極與控制閘極之間的重疊面積以提升閘極耦合值，進而降低半導體裝置的操作電壓以及提升半導體裝置的效能。此外，各浮置閘極與控制閘極之間僅全面性設置有第一介電層，而且此第一介電層具有一固定厚度，因此可使各浮置閘極與控制閘極之一間距為固定值，進而得到一穩定的電容值。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10，100，238，300‧‧‧半導體裝置

12，102，200‧‧‧半導體基底

14‧‧‧閘極堆疊

16，106，220A，220B，306‧‧‧浮置閘極

18，110，218，308‧‧‧控制閘極

20，112，232A，232B，302‧‧‧選擇閘極

22，24，26，314，314’‧‧‧介電層

28，30‧‧‧源極/汲極摻雜區

32‧‧‧通道區

104，202‧‧‧閘極介電層

108，212，212’‧‧‧第一介電層

114，228A，228B，304‧‧‧第二介電層

116，210‧‧‧第一摻雜區

118，236A，236B，320‧‧‧第二摻雜區

120，234A，234B，312，312’，318‧‧‧側壁子

204‧‧‧第一閘極層

206‧‧‧淺溝渠隔離

208‧‧‧開口

214‧‧‧第二閘極層

216‧‧‧遮罩層

216’，310‧‧‧圖案化遮罩層

222A，222B‧‧‧犧牲側壁子

224，311‧‧‧閘極堆疊結構

226，313‧‧‧摻雜區

230，316‧‧‧第三閘極層

A1，A2，A3，A4‧‧‧彎角

BL‧‧‧位元線

C1，C2‧‧‧電容

D1‧‧‧第一方向

D2‧‧‧第二方向

D3，D4‧‧‧剖面方向

S1，S2‧‧‧側面

S3，S4‧‧‧內側

S5，S6，S9，S10‧‧‧外側

S7，S8‧‧‧側邊

SL‧‧‧源極線

第1圖繪示了本發明一實施例之一半導體裝置的剖面示意圖。

第2圖繪示本發明一較佳實施例之一半導體裝置的佈局示意圖。

第3圖繪示本發明一較佳實施例之一半導體裝置沿第2圖A-A’線段之剖面示意圖。

第4圖至第14圖繪示了本發明之一較佳實施例之製作半導體裝置的方法示意圖。

第15圖至第19圖繪示了本發明之另一較佳實施例之製作半導體裝置的方法示意圖。

100‧‧‧半導體裝置

102‧‧‧半導體基底

104‧‧‧閘極介電層

106‧‧‧浮置閘極

108‧‧‧第一介電層

110‧‧‧控制閘極

112‧‧‧選擇閘極

114‧‧‧第二介電層

116‧‧‧第一摻雜區

118‧‧‧第二摻雜區

120‧‧‧側壁子

A1，A2‧‧‧彎角

BL‧‧‧位元線

D1‧‧‧第一方向

D2‧‧‧第二方向

S1，S2‧‧‧側面

SL‧‧‧源極線

Claims (16)

1. 一種半導體裝置，包括：二浮置閘極(floating gate)設置於一半導體基底上；一控制閘極(control gate)部分重疊各該浮置閘極，且部分該控制閘極位於二該浮置閘極之間；二選擇閘極分別設置於各該浮置閘極與該控制閘極的一側，其中各該選擇閘極均包括一倒L之形狀並分別部分重疊相對應的各該浮置閘極；以及一第一介電層設置於二該浮置閘極與該控制閘極之間，且該第一介電層具有一固定厚度。
2. 如請求項1所述之半導體裝置，其中各該浮置閘極與該控制閘極之間僅有該第一介電層，使各該浮置閘極與該控制閘極之一間距為固定值。
3. 如請求項1所述之半導體裝置，其中該控制閘極係為一T形控制閘極。
4. 如請求項1所述之半導體裝置，其中該第一介電層接觸各該浮置閘極的一頂面、各該浮置閘極的一側面以及二該浮置閘極之間的該半導體基底。
5. 如請求項4所述之半導體裝置，其中該第一介電層接觸的各該浮 置閘極的該側面彼此面對。
6. 如請求項1所述之半導體裝置，其中設置於該控制閘極與二該浮置閘極之間的該第一介電層係直接接觸該半導體基底。
7. 如請求項1所述之半導體裝置，另包括：一第一摻雜區設置於二該浮置閘極之間的該半導體基底中，且該控制閘極重疊該第一摻雜區；以及二第二摻雜區分別設置於各該浮置閘極相對於該第一摻雜區的另一側的該半導體基底中。
8. 如請求項1所述之半導體裝置，另包括：一閘極介電層分別設置於各該浮置閘極與該半導體基底之間；以及二第二介電層分別設置於各該選擇閘極與各該浮置閘極之間以及各該選擇閘極與該控制閘極之間，其中該閘極介電層、該第一介電層以及各該第二介電層共同環繞相對應的各該浮置閘極。
9. 如請求項1所述之半導體裝置，其中各該選擇閘極具有一平坦的頂面。
10. 如請求項9所述之半導體裝置，其中各該選擇閘極的該頂面平 行各該浮置閘極的一頂面以及該控制閘極的一頂面。
11. 一種製作半導體裝置的方法，包括：依序形成一閘極介電層以及一第一閘極層於一半導體基底上，且該閘極介電層位於該第一閘極層與該半導體基底之間；形成至少一開口於該第一閘極層中；全面性形成一第一介電層於該半導體基底上，且該第一介電層覆蓋該第一閘極層；形成一第二閘極層填滿該開口並重疊該第一閘極層；移除部分該第二閘極層以及部分該第一閘極層以形成一閘極堆疊結構；以及形成二選擇閘極分別設置於該閘極堆疊結構的兩側，其中各該選擇閘極均包括一倒L之形狀。
12. 如請求項11所述之製作半導體裝置的方法，其中該開口暴露部分該閘極介電層，且未暴露該半導體基底。
13. 如請求項11所述之製作半導體裝置的方法，另包括形成一第一摻雜區位於該開口暴露的該閘極介電層下方的該半導體基底中。
14. 如請求項11所述之製作半導體裝置的方法，另包括：形成二第二摻雜區於該閘極堆疊結構兩側的該半導體基底中。
15. 如請求項11所述之製作半導體裝置的方法，其中形成該閘極堆疊結構的方法，另包括：移除部分該第二閘極層以形成一控制閘極；形成二犧牲側壁子環繞於該控制閘極的周圍；以及利用該控制閘極與該犧牲側壁子當作遮罩來移除部分該第一閘極層以形成二浮置閘極，且該控制閘極部分重疊二該浮置閘極。
16. 如請求項11所述之製作半導體裝置的方法，其中形成該閘極堆疊結構的方法，另包括：以相同的遮罩移除部分該第二閘極層以形成一控制閘極以及移除部分該第一閘極層以形成二浮置閘極，且該控制閘極之側邊與二該浮置閘極之相對外側係彼此切齊。