TWI677967B - 非揮發性記憶體及其製造方法 - Google Patents
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Abstract
一種非揮發性記憶體，包括基底、電荷儲存結構、兩個金屬閘極結構、第一介電層、第二介電層、第一摻雜區與第二摻雜區。電荷儲存結構設置於基底上。金屬閘極結構設置電荷儲存結構兩側的基底上。第一介電層設置於電荷儲存結構與金屬閘極結構之間。第二介電層設置於電荷儲存結構與基底之間。第一摻雜區與第二摻雜區設置於金屬閘極結構的遠離電荷儲存結構的側邊的基底中。
Description
本發明是有關於一種記憶體及其製造方法，且特別是有關於一種非揮發性記憶體及其製造方法。
隨著電晶體技術的演進，採用高介電常數材料可抑制閘極漏電的問題，且使用金屬閘極可具有較快的處理速度，因此發展出採用高介電常數(High-K)/金屬閘極電晶體的非揮發性記憶體結構。
以快閃記憶體為例，目前以金屬閘極結構製作快閃記憶體的控制閘極時，由於快閃記憶體區域與邏輯元件區域(如，核心元件區(core device region))中的金屬閘極結構會一起製作，因此會導致快閃記憶體區域中的金屬閘極結構存在高度不足的問題，而降低快閃記憶體的操作效能，甚至無法正常操作。
詳細而言，由於快閃記憶體區域與邏輯元件區域中的金屬閘極結構會一起製作，且在金屬閘極結構的製作過程中，快閃記憶體區域中的浮置閘極與虛擬閘極堆疊設置，而使得快閃記憶
體區域的虛擬閘極高度高於邏輯元件區域的虛擬閘極高度。因此在以化學機械研磨法移除邏輯元件區域的虛擬閘極上方的硬罩幕層時，會同時移除快閃記憶體區域中的部分虛擬閘極，而使得後續形成在快閃記憶體區域中的金屬閘極結構存在高度不足的問題。
本發明提出一種非揮發性記憶體，其金屬閘極結構可具有足夠高度，而使得非揮發性記憶體具有較佳的操作效能。
本發明提出一種非揮發性記憶體的製作方法，其所製作出的非揮發性記憶體可具有足夠高度的金屬閘極結構。
本發明提供一種非揮發性記憶體，包括基底、電荷儲存結構、兩個金屬閘極結構、第一介電層、第二介電層、第一摻雜區與第二摻雜區。電荷儲存結構設置於基底上。金屬閘極結構設置電荷儲存結構兩側的基底上。第一介電層設置於電荷儲存結構與金屬閘極結構之間。第二介電層設置於電荷儲存結構與基底之間。第一摻雜區與第二摻雜區設置於金屬閘極結構的遠離電荷儲存結構的側邊的基底中。
依照本發明的一實施例所述，在上述非揮發性記憶體中，更包括井區。井區設置於基底中。第一摻雜區與第二摻雜區位於井區中。
依照本發明的一實施例所述，在上述非揮發性記憶體中，更包括第三摻雜區。第三摻雜區設置於電荷儲存結構下方的基底中。
依照本發明的一實施例所述，在上述非揮發性記憶體中，各個金屬閘極結構包括依序設置於基底上的閘介電層、高介電常數介電層、功函數金屬層與金屬閘極層。
依照本發明的一實施例所述，在上述非揮發性記憶體中，電荷儲存結構的上表面例如是低於金屬閘極結構的上表面。
依照本發明的一實施例所述，在上述非揮發性記憶體中，電荷儲存結構可為浮置閘極。
依照本發明的一實施例所述，在上述非揮發性記憶體中，更包括頂蓋層。頂蓋層設置於電荷儲存結構上。
依照本發明的一實施例所述，在上述非揮發性記憶體中，更包括間隙壁。間隙壁設置於金屬閘極結構的遠離電荷儲存結構的側壁上。
本發明提供一種非揮發性記憶體的製造方法，包括下列步驟。於基底上形成電荷儲存結構。於電荷儲存結構兩側的基底上分別形成金屬閘極結構。於電荷儲存結構與金屬閘極結構之間形成第一介電層。於電荷儲存結構與基底之間形成第二介電層。於金屬閘極結構的遠離電荷儲存結構的側邊的基底中形成第一摻雜區與第二摻雜區。
依照本發明的一實施例所述，在上述非揮發性記憶體的製造方法中，更包括於基底中形成井區。第一摻雜區與第二摻雜區形成於井區中。
依照本發明的一實施例所述，在上述非揮發性記憶體的製造方法中，電荷儲存結構的形成方法可包括下列步驟。於基底上依序形成閘介電材料層、虛擬閘極材料層與硬罩幕材料層。於
硬罩幕材料層、虛擬閘極材料層與閘介電材料層中形成暴露出基底的開口。形成填滿開口的電荷儲存材料層。移除開口中的部分電荷儲存材料層，而形成電荷儲存結構。
依照本發明的一實施例所述，在上述非揮發性記憶體的製造方法中，部分電荷儲存材料層的移除方法例如是回蝕刻法或組合使用化學機械研磨法與回蝕刻法。
依照本發明的一實施例所述，在上述非揮發性記憶體的製造方法中，更包括在形成電荷儲存結構之前，於開口的側壁上形成第一介電層。
依照本發明的一實施例所述，在上述非揮發性記憶體的製造方法中，更包括在形成電荷儲存結構之前，於開口下方的基底中形成第三摻雜區。
依照本發明的一實施例所述，在上述非揮發性記憶體的製造方法中，更包括在形成電荷儲存結構之前，於開口所暴露的基底上形成第二介電層。
依照本發明的一實施例所述，在上述非揮發性記憶體的製造方法中，更包括在形成電荷儲存結構之後，形成填滿開口的頂蓋層。
依照本發明的一實施例所述，在上述非揮發性記憶體的製造方法中，金屬閘極結構的形成方法可包括下列步驟。對硬罩幕材料層、虛擬閘極材料層與閘介電材料層進行圖案化製程，而形成兩個虛擬閘極結構。虛擬閘極結構位於電荷儲存結構的兩側，且各個虛擬閘極結構包括依序堆疊設置於基底上的閘介電層、虛擬閘極與硬罩幕層。形成覆蓋虛擬閘極結構的第三介電層。
移除部分第三介電層與硬罩幕層，而暴露出虛擬閘極。移除虛擬閘極，而形成兩個閘極開口。於各個閘極開口中分別依序形成高介電常數介電層、功函數金屬層與金屬閘極層。
依照本發明的一實施例所述，在上述非揮發性記憶體的製造方法中，電荷儲存結構的上表面例如是低於金屬閘極結構的上表面。
依照本發明的一實施例所述，在上述非揮發性記憶體的製造方法中，電荷儲存結構可為浮置閘極。
依照本發明的一實施例所述，在上述非揮發性記憶體的製造方法中，更包括於金屬閘極結構的遠離電荷儲存結構的側壁上形成間隙壁。
基於上述，在本發明所提出的非揮發性記憶體及其製造方法中，由於兩個金屬閘極結構是設置在電荷儲存結構的兩側而非堆疊設置，因此金屬閘極結構可具有足夠高度，而使得非揮發性記憶體具有較佳的操作效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100‧‧‧基底
102‧‧‧隔離結構
104、106、108‧‧‧井區
110、112、114‧‧‧閘介電材料層
110a、112a、114a‧‧‧閘介電層
116‧‧‧虛擬閘極材料層
116a‧‧‧虛擬閘極
118‧‧‧硬罩幕材料層
118a‧‧‧硬罩幕層
120‧‧‧開口
122、126、142‧‧‧介電層
124‧‧‧摻雜區
128‧‧‧電荷儲存材料層
128a‧‧‧電荷儲存結構
130‧‧‧頂蓋層
132a~132c‧‧‧虛擬閘極結構
134、138‧‧‧間隙壁
136a~136f‧‧‧輕摻雜區
140a~140f‧‧‧摻雜區
144a~144c‧‧‧閘極開口
146‧‧‧高介電常數介電層
148‧‧‧功函數金屬層
150‧‧‧金屬閘極層
152a~152c‧‧‧金屬閘極結構
R1‧‧‧記憶體元件區
R2‧‧‧輸出輸入元件區
R3‧‧‧核心元件區
圖1A至圖1E為本發明一實施例的非揮發性記憶體的製造流程剖面圖。
圖1A至圖1E為本發明一實施例的非揮發性記憶體的製造流程剖面圖。
請參照圖1A，提供基底100。基底100例如是半導體基底，如矽基底等。在基底100中已形成有多個隔離結構102。隔離結構102例如是淺溝渠隔離結構(STI)。基底100包括記憶體元件區R1，且更可包括輸出輸入元件區(I/O device region)R2與核心元件區(core device region)R3。
可選擇性地在記憶體元件區R1的基底100中形成井區104。此外，更可選擇性地在輸出輸入元件區R2與核心元件區R3的基底100中分別形成井區106、108。井區104、106、108的形成方法例如是離子植入法。此外，井區104、106、108可分別形成或一起形成，所屬技術領域具有通常知識者可依據產品設計需求或製程需求來選擇井區104、106、108的形成方式。
在記憶體元件區R1的基底100上形成閘介電材料層110。此外，可在輸出輸入元件區R2與核心元件區R3的基底100上分別形成閘介電材料層112、114。閘介電材料層110、112、114的厚度可分別依據各區域中的元件操作電壓來進行調整。在此實施例中，閘介電材料層110的厚度例如是大於閘介電材料層112的厚度，且閘介電材料層112的厚度例如是大於閘介電材料層114的厚度，但本發明並不以此為限。此外，閘介電材料層110、112、114可分別形成或一起形成，所屬技術領域具有通常知識者可依據產品設計需求或製程需求來選擇閘介電材料層110、112、114的形成方式。閘介電材料層110、112、114的形成方法例如是熱氧
化法或化學氣相沉積法。
請參照圖1B，於閘介電材料層110、112、114上依序形成虛擬閘極材料層116與硬罩幕材料層118。虛擬閘極材料層116的材料例如是多晶矽。虛擬閘極材料層116的形成方法例如是化學氣相沉積法。硬罩幕材料層118可為單層結構或多層結構。硬罩幕材料層118的材料例如是氮化矽、氧化矽或其組合。硬罩幕材料層118的形成方法例如是化學氣相沉積法。
在記憶體元件區R1中，於硬罩幕材料層118與虛擬閘極材料層116中形成暴露出閘介電材料層110的開口120。開口120的形成方法例如是組合使用微影製程與蝕刻製程。
於開口120的側壁上形成介電層122。介電層122的材料例如是氧化矽。介電層122可採用類似於間隙壁的形成方法來形成，但本發明並不以此為限。舉例來說，介電層122的形成方法可先於開口120中形成共形的介電材料層(未標示)，接著再對介電材料層進行回蝕刻製程。此外，在對介電材料層進行回蝕刻製程的過程中，可一併移除部分閘介電材料層110，而於硬罩幕材料層118、虛擬閘極材料層116與閘介電材料層110中形成暴露出基底100的開口120。
可選擇性地於開口120下方的基底100中形成摻雜區124。摻雜區124有助於非揮發性記憶體的操作。摻雜區124的形成方法例如是離子植入法。
於開口120所暴露的基底100上形成介電層126。介電層126可用以作為穿隧介電層。介電層126的材料例如是氧化矽。介電層126的形成方法例如是熱氧化法。
形成填滿開口120的電荷儲存材料層128。電荷儲存材料層128的材料例如是摻雜多晶矽。電荷儲存材料層128的形成方法例如是化學氣相沉積法。
請參照圖1C，移除開口120中的部分電荷儲存材料層128，而於介電層126上形成電荷儲存結構128a。電荷儲存結構128a可為浮置閘極。電荷儲存結構128a的上表面例如是低於虛擬閘極材料層116的上表面。部分電荷儲存材料層128的移除方法例如是回蝕刻法或組合使用化學機械研磨法與回蝕刻法。此外，在移除部分電荷儲存材料層128的過程中，可能會移除部分硬罩幕材料層118，而使得硬罩幕材料層118的厚度變小。在此實施例中，電荷儲存結構128a雖然是以上述方法形成，但本發明並不以此為限。
可形成填滿開口120的頂蓋層130。頂蓋層130可用以保護位於其下方的電荷儲存結構128a。此外，頂蓋層130更可延伸至硬罩幕材料層118上。頂蓋層130的材料例如是氧化矽。頂蓋層130的形成方法例如是化學氣相沉積法。
請參照圖1D，對頂蓋層130、硬罩幕材料層118、虛擬閘極材料層116與閘介電材料層110進行圖案化製程，而在記憶體元件區R1中形成兩個虛擬閘極結構132a。虛擬閘極結構132a位於電荷儲存結構128a的兩側，且各個虛擬閘極結構132a包括依序堆疊設置於基底100上的閘介電層110a、虛擬閘極116a與硬罩幕層118a。
此外，在形成虛擬閘極結構132a的過程中，更可同時對輸出輸入元件區R2與核心元件區R3中的頂蓋層130、硬罩幕材料層118、虛擬閘極材料層116與閘介電材料層112、114進行圖
案化製程，而分別在輸出輸入元件區R2與核心元件區R3中形成虛擬閘極結構132b、132c。虛擬閘極結構132b包括依序堆疊設置於基底100上的閘介電層112a、虛擬閘極116a與硬罩幕層118a。虛擬閘極結構132c包括依序堆疊設置於基底100上的閘介電層114a、虛擬閘極116a與硬罩幕層118a。
可於虛擬閘極結構132a的遠離電荷儲存結構128a的側壁上形成間隙壁134。間隙壁134的材料例如是氮化矽。間隙壁134的形成方法例如是先形成覆蓋虛擬閘極結構132a的間隙壁材料層，再對間隙壁材料層進行回蝕刻製程。此外，更可於虛擬閘極結構132b、132c的側壁上形成間隙壁134。
可選擇性地於基底100的井區104、106、108中形成輕摻雜區136a~136f。輕摻雜區136a、136b位於虛擬閘極結構132a的遠離電荷儲存結構128a的側邊。輕摻雜區136c、136d位於虛擬閘極結構132b兩側的井區106中。輕摻雜區136e、136f位於虛擬閘極結構132c的兩側的井區108中。輕摻雜區136a~136f分別可作為源極汲極延伸區。輕摻雜區136a~136f的形成方法例如是離子植入法。此外，所屬技術領域具有通常知識者可依照產品設計需求對輕摻雜區136a~136f的摻雜條件(如摻質種類與摻質濃度等)進行調整。
可分別於間隙壁134的側壁上形成間隙壁138。間隙壁138的材料例如是氮化矽。間隙壁138的形成方法例如是先形成覆蓋間隙壁134與虛擬閘極結構132a~132c的間隙壁材料層，再對間隙壁材料層進行回蝕刻製程。
於虛擬閘極結構132a的遠離電荷儲存結構128a的側邊的基底100中形成摻雜區140a、140b。摻雜區140a、140b可位於井區104中。此外，更可於基底100中形成摻雜區140c~140f，其中摻雜區140c、140d位於虛擬閘極結構132b兩側的井區106中，且摻雜區140e、140f位於虛擬閘極結構132c兩側的井區108中。相對於輕摻雜區136a~136f，摻雜區140a~140c較遠離虛擬閘極結構132a~132c。摻雜區140a~140f分別可作為源極區或汲極區。摻雜區140a~140f的形成方法例如是離子植入法。此外，所屬技術領域具有通常知識者可依照產品設計需求對摻雜區140a~140f的摻雜條件(如摻質種類與摻質濃度等)進行調整。
可形成覆蓋虛擬閘極結構132a~132c的介電層142。介電層142的材料例如是氧化矽。介電層142的形成方法例如是化學氣相沉積法。
請參照圖1E，移除部分介電層142、頂蓋層130與硬罩幕層118a，而暴露出虛擬閘極116a。部分介電層142、頂蓋層130與硬罩幕層118a的移除方法例如是化學機械研磨法。在此步驟中，可能會移除部分虛擬閘極116a與位於虛擬閘極116a兩側的部分間隙壁134與部分間隙壁138，而使得形成虛擬閘極116a、間隙壁134與間隙壁138的高度降低。
移除虛擬閘極116a，而在記憶體元件區R1中形成兩個閘極開口144a，且在輸出輸入元件區R2與核心元件區R3中分別形成閘極開口144b、144c。虛擬閘極116a的移除方法例如是乾式蝕刻法或濕式蝕刻法。
於閘極開口144a~144c中分別依序形成高介電常數介電層146、功函數金屬層148與金屬閘極層150。藉此，在記憶體元件區R1中，可於電荷儲存結構128a兩側的基底100上分別形成金屬閘極結構152a，且可分別於輸出輸入元件區R2與核心元件區R3中形成金屬閘極結構152b、152c。此外，介電層122位於電荷儲存結構128a與金屬閘極結構152a之間，以隔離電荷儲存結構128a與金屬閘極結構152a。電荷儲存結構128a的上表面例如是低於金屬閘極結構152a的上表面。
金屬閘極結構152a包括依序設置於基底100上的閘介電層110a、高介電常數介電層146、功函數金屬層148與金屬閘極層150。金屬閘極結構152b包括依序設置於基底100上的閘介電層112a、高介電常數介電層146、功函數金屬層148與金屬閘極層150。金屬閘極結構152c包括依序設置於基底100上的閘介電層114a、高介電常數介電層146、功函數金屬層148與金屬閘極層150。高介電常數介電層146的材料例如是氧化鋁(Al2O3)、氧化釔(Y2O3)、鋯氧化矽(ZrSixOy)、鉿氧化矽(HfSixOy)、三氧化二鑭(La2O3)、二氧化鋯(ZrO2)、二氧化鉿(HfO2)、五氧化二鉭(Ta2O5)、氧化鐠(Pr2O3)或二氧化鈦(TiO2)。功函數金屬層148的材料例如是TiN、TaC、TaCNO、TaCN、TiAl或TaN。金屬閘極層150的材料例如是鎢或鋁。
舉例來說，高介電常數介電層146、功函數金屬層148與金屬閘極層150的形成方法可藉由以下方法形成，但本發明並不以此為限。藉由沉積製程於閘極開口144a~144c中依序形成高介電常數介電材料層(未繪示)、功函數金屬材料層(未繪示)與金屬
閘極材料層(未繪示)，再移除閘極開口144a~144c以外的高介電常數介電材料層、功函數金屬材料層與金屬閘極材料層。
在此實施例中，金屬閘極結構152a~152c雖然是以上述方法形成，但本發明並不以此為限。舉例來說，上述實施例的金屬閘極結構152a~152c是藉由後形成高介電常數介電層(high-k last)的金屬閘極結構製造流程來形成，而形成「U字形」的高介電常數介電層146。然而，在另一實施例中，金屬閘極結構152a~152c亦可藉由先形成高介電常數介電層(high-k first)的金屬閘極結構製造流程來形成，亦即高介電常數介電層可在虛擬閘極形成之前就先形成，藉此形成「一字形」的高介電常數介電層。此外，先形成高介電常數介電層(high-k first)的金屬閘極結構製造流程為所屬技術領域具有通常知識者所周知的技術，故於此省略其說明。
基於上述實施例可知，在上述非揮發性記憶體中，記憶體元件區R1中的兩個金屬閘極結構152a是設置在電荷儲存結構128a的兩側而非堆疊設置，藉此可形成水平式的非揮發性記憶體。如此一來，即使將記憶體元件區R1、輸出輸入元件區R2與核心元件區R3中的金屬閘極結構152a~152c一起製作，在移除虛擬閘極116a上方的硬罩幕層118a時，由於記憶體元件區R1、輸出輸入元件區R2與核心元件區R3中的虛擬閘極116a的高度差異不大，所以不會產生過度移除記憶體元件區R1中的虛擬閘極116a的問題，因此可避免後續形成的金屬閘極結構152a產生高度不足的問題。此外，由於非揮發性記憶體中的金屬閘極結構152a可具有足夠高度，因此非揮發性記憶體可具有較佳的操作效能。
以下，藉由圖1E來說明本實施例的非揮發性記憶體。此
外，本實施例的非揮發性記憶體的製造方法雖然是上述製造方法為例進行說明，但本發明的揮發性記憶體的製造方法並不以此為限。
請參照圖1E，非揮發性記憶體包括基底100、電荷儲存結構128a、兩個金屬閘極結構152a、介電層122、介電層126、摻雜區140a與摻雜區140b。電荷儲存結構128a設置於基底100上。電荷儲存結構128a可為浮置閘極。電荷儲存結構128a的上表面例如是低於金屬閘極結構152a的上表面。金屬閘極結構152a設置電荷儲存結構128a兩側的基底100上。各個金屬閘極結構152a包括依序設置於基底100上的閘介電層110a、高介電常數介電層146、功函數金屬層148與金屬閘極層150。介電層122設置於電荷儲存結構128a與金屬閘極結構152a之間。介電層126設置於電荷儲存結構128a與基底100之間。摻雜區140a與摻雜區140b設置於金屬閘極結構152a的遠離電荷儲存結構128a的側邊的基底100中。
此外，非揮發性記憶體更可選擇性地包括井區104、摻雜區124、頂蓋層130、間隙壁134、輕摻雜區136a、輕摻雜區136b、與間隙壁138中的至少一者。井區104設置於基底100中。摻雜區140a與摻雜區140b位於井區104中。摻雜區124設置於電荷儲存結構128a下方的基底100中。頂蓋層130設置於電荷儲存結構128a上。間隙壁134設置於金屬閘極結構152a的遠離電荷儲存結構128a的側壁上。輕摻雜區136a設置於摻雜區140a與金屬閘極結構152a之間的基底100中。輕摻雜區136b設置於摻雜區140b與金屬閘極結構152a之間的基底100中。間隙壁138設置於間隙壁134的側壁上。
此外，非揮發性記憶體中的各構件的材料、設置方式、
形成方法與功效已於上述圖1A至圖1E的製造方法中進行詳盡地說明，故於此不再贅述。
綜上所述，在上述實施例的非揮發性記憶體及其製造方法中，由於兩個金屬閘極結構是設置在電荷儲存結構的兩側而非堆疊設置，因此金屬閘極結構可具有足夠高度，而使得非揮發性記憶體具有較佳的操作效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
Claims (20)
- 一種非揮發性記憶體，包括：一基底；一電荷儲存結構，設置於該基底上；兩個金屬閘極結構，設置該電荷儲存結構兩側的該基底上；一第一介電層，設置於該電荷儲存結構與該些金屬閘極結構之間；一第二介電層，設置於該電荷儲存結構與該基底之間；以及一第一摻雜區與一第二摻雜區，設置於該些金屬閘極結構的遠離該電荷儲存結構的側邊的該基底中，其中在該第一摻雜區與該第二摻雜區之間只有一個該電荷儲存結構。
- 如申請專利範圍第1項所述的非揮發性記憶體，更包括一井區，設置於該基底中，其中該第一摻雜區與該第二摻雜區位於該井區中。
- 如申請專利範圍第1項所述的非揮發性記憶體，更包括一第三摻雜區，設置於該電荷儲存結構下方的該基底中。
- 如申請專利範圍第1項所述的非揮發性記憶體，其中各該金屬閘極結構包括：一閘介電層、一高介電常數介電層、一功函數金屬層與一金屬閘極層，依序設置於該基底上。
- 如申請專利範圍第1項所述的非揮發性記憶體，其中該電荷儲存結構的上表面低於該些金屬閘極結構的上表面。
- 如申請專利範圍第1項所述的非揮發性記憶體，其中該電荷儲存結構包括一浮置閘極。
- 如申請專利範圍第1項所述的非揮發性記憶體，更包括一頂蓋層，設置於該電荷儲存結構上。
- 如申請專利範圍第1項所述的非揮發性記憶體，更包括一間隙壁，設置於該些金屬閘極結構的遠離該電荷儲存結構的側壁上。
- 一種非揮發性記憶體的製造方法，包括：於一基底上形成一電荷儲存結構；於該電荷儲存結構兩側的該基底上分別形成一金屬閘極結構；於該電荷儲存結構與該些金屬閘極結構之間形成一第一介電層；於該電荷儲存結構與該基底之間形成一第二介電層；以及於該些金屬閘極結構的遠離該電荷儲存結構的側邊的該基底中形成一第一摻雜區與一第二摻雜區，其中在該第一摻雜區與該第二摻雜區之間只有一個該電荷儲存結構。
- 如申請專利範圍第9項所述的非揮發性記憶體的製造方法，更包括於該基底中形成一井區，其中該第一摻雜區與該第二摻雜區形成於該井區中。
- 如申請專利範圍第9項所述的非揮發性記憶體的製造方法，其中該電荷儲存結構的形成方法包括：於該基底上依序形成一閘介電材料層、一虛擬閘極材料層與一硬罩幕材料層；於該硬罩幕材料層、該虛擬閘極材料層與該閘介電材料層中形成暴露出該基底的一開口；形成填滿該開口的一電荷儲存材料層；以及移除該開口中的部分該電荷儲存材料層，而形成該電荷儲存結構。
- 如申請專利範圍第11項所述的非揮發性記憶體的製造方法，其中部分該電荷儲存材料層的移除方法包括回蝕刻法或組合使用化學機械研磨法與回蝕刻法。
- 如申請專利範圍第11項所述的非揮發性記憶體的製造方法，更包括在形成該電荷儲存結構之前，於該開口的側壁上形成該第一介電層。
- 如申請專利範圍第11項所述的非揮發性記憶體的製造方法，更包括在形成該電荷儲存結構之前，於該開口下方的該基底中形成一第三摻雜區。
- 如申請專利範圍第11項所述的非揮發性記憶體的製造方法，更包括在形成該電荷儲存結構之前，於該開口所暴露的該基底上形成該第二介電層。
- 如申請專利範圍第11項所述的非揮發性記憶體的製造方法，更包括在形成該電荷儲存結構之後，形成填滿該開口的一頂蓋層。
- 如申請專利範圍第11項所述的非揮發性記憶體的製造方法，其中該些金屬閘極結構的形成方法包括：對該硬罩幕材料層、該虛擬閘極材料層與該閘介電材料層進行一圖案化製程，而形成兩個虛擬閘極結構，其中該些虛擬閘極結構位於該電荷儲存結構的兩側，且各該虛擬閘極結構包括依序堆疊設置於該基底上的一閘介電層、一虛擬閘極與一硬罩幕層；形成覆蓋該些虛擬閘極結構的一第三介電層；移除部分該第三介電層與該些硬罩幕層，而暴露出該些虛擬閘極；移除該些虛擬閘極，而形成兩個閘極開口；以及於各該閘極開口中分別依序形成一高介電常數介電層、一功函數金屬層與一金屬閘極層。
- 如申請專利範圍第9項所述的非揮發性記憶體的製造方法，其中該電荷儲存結構的上表面低於該些金屬閘極結構的上表面。
- 如申請專利範圍第9項所述的非揮發性記憶體的製造方法，其中該電荷儲存結構包括一浮置閘極。
- 如申請專利範圍第9項所述的非揮發性記憶體的製造方法，更包括於該些金屬閘極結構的遠離該電荷儲存結構的側壁上形成一間隙壁。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201405779A (zh) * | 2012-07-16 | 2014-02-01 | United Microelectronics Corp | 半導體裝置及其製作方法 |
| TW201523840A (zh) * | 2013-11-26 | 2015-06-16 | Renesas Electronics Corp | 半導體裝置及半導體裝置之製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI349340B (en) * | 2007-09-03 | 2011-09-21 | Nanya Technology Corp | Method for manufacturing non-volatile memory |
| US8518775B2 (en) | 2011-10-03 | 2013-08-27 | Globalfoundries Singapore Pte. Ltd. | Integration of eNVM, RMG, and HKMG modules |
| US8951864B2 (en) | 2012-02-13 | 2015-02-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Split-gate device and method of fabricating the same |
| US9276206B2 (en) * | 2013-03-15 | 2016-03-01 | Globalfoundries Singapore Pte. Ltd. | Scalable and reliable non-volatile memory cell |
| US9184252B2 (en) | 2013-11-15 | 2015-11-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Flash memory embedded with HKMG technology |
| US9023726B1 (en) * | 2013-11-18 | 2015-05-05 | United Microelectronics Corp. | Method of fabricating semiconductor device |
| US9559178B2 (en) * | 2015-01-23 | 2017-01-31 | Nxp Usa, Inc. | Non-volatile memory (NVM) cell and device structure integration |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201405779A (zh) * | 2012-07-16 | 2014-02-01 | United Microelectronics Corp | 半導體裝置及其製作方法 |
| TW201523840A (zh) * | 2013-11-26 | 2015-06-16 | Renesas Electronics Corp | 半導體裝置及半導體裝置之製造方法 |
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