TWI624032B - 半導體元件及其製造方法 - Google Patents
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Abstract
提供一種半導體元件，其包括記憶閘極結構以及選擇閘極結構。記憶閘極結構與選擇閘極結構緊鄰。此外，以絕緣層包覆的一氣隙配置於記憶閘極結構與選擇閘極結構之間。
Description
本發明是有關於一種積體電路及其製造方法，且特別是有關於一種半導體元件及其製造方法。
隨著科技的進步，記憶體元件需要微型化以符合現今產品之輕、薄、短、小的趨勢。隨著記憶體元件尺寸的日益縮小，相鄰閘極之間的距離變短以及間隙壁的厚度變薄，均會增加閘間電容耦合率或甚至造成漏電流的現象，導致元件的效能降低。
此外，隨著多功能晶片的發展，將不同功能的構件(例如記憶體元件與金氧半導體電晶體元件)整合在單一晶片上為時勢所趨。然而，記憶體元件與金氧半電晶體元件的製作通常是分開進行的，因此需要多個光罩以及複雜的製程步驟，會增加成本及減少競爭力。因此，如何有效地整合記憶體元件與金氧半導體電晶體元件，已獲得業界的高度關注。
有鑒於此，本發明提供一種半導體元件及其製造方法，不僅可降低記憶體元件的閘間電容耦合率，也可將記憶體元件與
金氧半導體電晶體元件有效地整合在一起。
本發明提供一種半導體元件，其包括記憶閘極結構以及選擇閘極結構。記憶閘極結構與選擇閘極結構緊鄰。此外，以絕緣層包覆的一氣隙配置於記憶閘極結構與選擇閘極結構之間。
在本發明的一實施例中，上述絕緣層包括氧化矽。
在本發明的一實施例中，上述半導體元件更包括配置於氣隙與絕緣層之間的罩幕層，且罩幕層與絕緣層的蝕刻速率不同。
在本發明的一實施例中，上述選擇閘極結構以間隙壁形式配置於記憶閘極結構的側壁上。
在本發明的一實施例中，上述半導體元件更包括配置於氣隙下方的基底中的摻雜區。
在本發明的一實施例中，上述記憶閘極結構包括依序配置於基底上的電荷儲存層與閘極。
在本發明的一實施例中，上述記憶閘極結構包括依序配置於基底上的穿隧絕緣層、浮置閘極、閘間介電層與控制閘極。
本發明另提供一種半導體元件，其包括記憶閘極結構以及選擇閘極結構。記憶閘極結構配置於基底上。選擇閘極結構配置於基底上且與記憶閘極結構緊鄰，其中一氣隙存在於記憶閘極結構與選擇閘極結構之間，罩幕層位於氣隙與基底之間，且罩幕層的材料包括含碳材料、含氮材料或其組合。
在本發明的一實施例中，上述罩幕層的材料包括氮化矽(SiN)、氮碳化矽(SiCN)、氮氧化矽(SiON)、碳摻雜氫化氧化矽(SiOCH)、碳化矽(SiC)、碳氧化矽(SiOC)、氮碳氧化矽(SiOCN)或其組合。
在本發明的一實施例中，上述半導體元件更包括配置於罩幕層與基底之間的氧化矽層。
在本發明的一實施例中，上述選擇閘極結構以間隙壁形式配置於記憶閘極結構的側壁上。
在本發明的一實施例中，上述半導體元件更包括配置於氣隙下方的基底中的摻雜區。
在本發明的一實施例中，上述記憶閘極結構包括依序配置於基底上的電荷儲存層與閘極。
在本發明的一實施例中，上述記憶閘極結構包括依序配置於基底上的穿隧絕緣層、浮置閘極、閘間介電層與控制閘極。
本發明又提供一種半導體元件一種半導體元件的製造方法。於基底上形成至少一記憶閘極結構。於記憶閘極結構的側壁上形成間隙壁。於間隙壁上以及基底上形成絕緣層。於記憶閘極結構一側的基底上形成選擇閘極結構。移除部分間隙壁，以於選擇閘極結構與記憶閘極結構之間形成一間隙。形成絕緣層以密封間隙以形成一氣隙。
在本發明的一實施例中，上述間隙壁包括由記憶閘極結構的側壁算起的絕緣層與罩幕層，且罩幕層的材料包括含碳材料、含氮材料或其組合。
在本發明的一實施例中，上述移除部分間隙壁的步驟包括移除整個罩幕層。
在本發明的一實施例中，上述移除部分間隙壁的步驟包括移除部分罩幕層。
在本發明的一實施例中，於形成間隙的步驟之後以及密
封間隙的步驟之前，上述方法更包括於間隙下方的基底中形成摻雜區。
在本發明的一實施例中，上述選擇閘極結構以間隙壁形式形成於記憶閘極結構的側壁上。
基於上述，在本發明的記憶體元件中，以絕緣層全面包覆的一氣隙存在於記憶閘極結構與選擇閘極結構之間，由於氣隙中空氣的低介電常數特性，可有效降低閘間電容值，因而降低電阻電容延遲(RC delay)並增加記憶胞的速度。此外，在本發明中，可利用現有的製程輕易地將記憶體元件以及金氧半電晶體元件整合在一起，大幅降低成本，提升競爭力。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1、2、3、4、5‧‧‧半導體元件
10‧‧‧第一區
20‧‧‧第二區
100‧‧‧基底
101‧‧‧第一井區
102‧‧‧第二井區
104、104a、108、108a‧‧‧氧化矽層
106、106a‧‧‧氮化矽層
110、110a‧‧‧複合介電層
112、120、124、124a、124b、138‧‧‧絕緣層
114、114a、114b、114c、126、126a、126b、126c‧‧‧導體層
114c‧‧‧控制閘極
116、116a、116b、122、122a、128‧‧‧罩幕層
118‧‧‧堆疊結構
121‧‧‧間隙壁
130‧‧‧間隙
132‧‧‧離子植入製程
133‧‧‧氣隙
134、136‧‧‧摻雜區
202‧‧‧穿隧絕緣層
204‧‧‧浮置閘極
206‧‧‧閘間介電層
圖1A至圖1H為依照本發明的一實施例所繪示的一種半導體元件的製造方法的剖面示意圖。
圖2至圖6為依照本發明的多種變化實施例所繪示的多種半導體元件的剖面示意圖。
圖1A至圖1H為依照本發明的一實施例所繪示的一種半導體元件的製造方法的剖面示意圖。
請參照圖1A，提供基底100。基底100可為半導體基底，
例如含矽基底。基底100具有第一區10與第二區20。在一實施例中，淺溝渠隔離結構(未繪示)可配置於第一區10與第二區20之間。在一實施例中，第一區10的基底100中形成有第一井區101，且第二區10的基底100中形成有第二井區102。在一實施例中，第一區10例如是晶胞區，第二區20例如周邊區。在另一實施例中，第一區10例如是記憶體元件區，第二區20例如是金氧半導體元件區或低壓元件區，但本發明並不以此為限。
在一實施例中，於第一區10的基底100上形成複合介電層110以及在第二區20的基底100上形成絕緣層112。在一實施例中，複合介電層110可為包括氧化矽層104、氮化矽層106以及氧化矽層108的氧化物-氮化物-氧化物(ONO)複合層。在一實施例中，可先形成複合介電層110再形成絕緣層112。舉例來說，先於第一區10以及第二區20的基底100上通過熱氧化製程及/或沉積製程形成複合介電材料層，然後，通過微影蝕刻製程移除第二區20的複合介電材料層，以形成複合介電層110。接著，通過熱氧化製程形成絕緣層112。在另一實施例中，也可以先形成絕緣層112再形成複合介電層110。
接著，於第一區10以及第二區20的基底100上依序形成導體層114以及罩幕層116。在一實施例中，導體層114的材料包括多晶矽、非晶矽或其組合，罩幕層116的材料包括氧化矽、氮化矽或其組合，且其形成方法包括各自進行合適的沉積製程，例如化學氣相沉積(CVD)製程。
請參照圖1B，將罩幕層116、導體層114以及複合介電層110圖案化，以於第一區10形成至少二堆疊結構118並於第二
區20形成導體層114b以及罩幕層116b。在一實施例中，各堆疊結構118包括由下而上的複合介電層110a、導體層114a以及罩幕層116a，且複合介電層110a包括氧化矽層104a、氮化矽層106a以及氧化矽層108a。形成堆疊結構118、導體層114b以及罩幕層116b的方法包括先形成光阻層(未繪示)以覆蓋整個第二區20以及部分第一區10的罩幕層116。然後，以光阻層為罩幕進行蝕刻製程。
接著，於各堆疊結構118的側壁上形成間隙壁121。在一實施例中，間隙壁121包括由各堆疊結構118的側壁算起的絕緣層120與罩幕層122。在一實施例中，絕緣層120與罩幕層122具有不同的蝕刻速率。例如，罩幕層122相對於絕緣層120的蝕刻選擇比大於約10。在一實施例中，絕緣層120的材料包括氧化矽，且罩幕層122的材料包括含碳材料、含氮材料或其組合。更具體地說，罩幕層122的材料包括氮化矽(SiN)、氮碳化矽(SiCN)、氮氧化矽(SiON)、碳摻雜氫化氧化矽(SiOCH)、碳化矽(SiC)、碳氧化矽(SiOC)、氮碳氧化矽(SiOCN)或其組合。在一實施例中，絕緣層120為具有水平部分以及垂直部分的L型間隙壁，且罩幕層122為坐落在絕緣層120上的I型間隙壁，如圖1B所示，但本發明並不以此為限。在另一實施例中，絕緣層120與罩幕層122可均為I型間隙壁。形成間隙壁121的方法包括先進行至少一沉積製程，然後再進行至少一非等向性蝕刻製程。
請參照圖1C，於第一區10的各堆疊結構118兩側的基底100上以及各間隙壁121上形成絕緣層124。在一實施例中，絕
緣層124的材料包括氧化矽，且其形成方法包括進行熱氧化法，例如快速熱氧化法(rapid thermal oxidation，RTO)。在一實施例中，於上述熱氧化過程中，絕緣層124於罩幕層122(例如氮化矽罩幕層)上的形成厚度較薄，而於基底100(例如矽基底)上的形成厚度較厚。
然後，於第一區10以及第二區20的基底100上形成導體層126。導體層126的材料包括多晶矽、非晶矽或其組合，且其形成方法包括進行合適的沉積製程，例如化學氣相沉積製程。
請參照圖1D，對導體層126進行非等向性蝕刻製程，以於導體層114a的側壁上形成間隙壁形式的導體層126a、126b。在一實施例中，上述非等向性蝕刻製程也會移除掉部分絕緣層124，以形成絕緣層124a、124b。更具體地說，導體層126a及其相鄰的絕緣層124a形成於相鄰堆疊結構118之外側，而導體層126b及其相鄰的絕緣層124b形成於相鄰堆疊結構118之相對內側。更具體地說，絕緣層124a、124b均為L型絕緣層，其中絕緣層124a位於罩幕層120與罩幕層126a之間以及罩幕層126a與基底100之間，且絕緣層124b位於罩幕層120與罩幕層126b之間以及罩幕層126b與基底100之間。
接著，於第一區10以及第二區20的基底100上形成罩幕層128。在一實施例中，罩幕層128覆蓋相鄰堆疊結構118之外側的導體層126a，而裸露出相鄰堆疊結構118之相對內側的導體層126b，如圖1D所示。此外，罩幕層128可覆蓋整個第二區20。在一實施例中，罩幕層128可包括光阻材料。在另一實施例中，罩幕層128可包括介電材料。形成罩幕層128的方法包括進行旋
塗法或化學氣相沉積製程。
請參照圖1E，移除導體層126a及126b中的一者。在一實施例中，以罩幕層128為罩幕，移除相鄰堆疊結構118之相對內側的導體層126b，留下相鄰堆疊結構118之外側的導體層126a，如圖1E所示。上述移除步驟包括進行蝕刻製程。在一實施例中，上述移除步驟也會移除掉部分罩幕層116a、部分間隙壁121以及與導體層126b相鄰的絕緣層124b。之後，移除罩幕層128。
請參照圖1F，移除部分間隙壁121，以於堆疊結構118以及導體層126a之間形成間隙(gap)130。上述移除步驟包括進行蝕刻製程。在一實施例中，移除間隙壁121中的至少部分罩幕層122。更具體地說，移除間隙壁121中的整個罩幕層122，如圖1F所示。在一實施例中，上述移除步驟也會移除掉罩幕層116a、116b以及間隙壁121中的部分絕緣層120。
請參照圖1G，選擇性地進行離子植入製程132，以於間隙130下方的基底100中形成摻雜區134。在一實施例中，上述離子植入製程可同時於相鄰導體層114a之間的基底100中以及導體層126a之外側的基底100中形成摻雜區136。在一實施例中，上述離子植入製程132為利用導體層114a、126a為植入罩幕而進行的自對準植入製程。在一實施例中，摻雜區134、136的導電類型與第一井區101的導電類型相反，且與導體層114a、126a的導電類型相同，可以進一步增加記憶體元件的操作速度。
請參照圖1H，形成絕緣層138以密封間隙130以形成氣隙(air gap)133。在一實施例中，絕緣層138的材料包括氧化矽，且其形成方法包括進行合適的沉積製程，例如化學氣相沉積製
程。在一實施例中，氣隙133中可填充氣體，如乾淨空氣或惰性氣體。在另一實施例中，氣隙133中可以是真空。在一實施例中，氣隙133的寬度為約10奈米至20奈米的範圍內。
在一實施例中，絕緣層138密封間隙130且同時覆蓋導體層114a、126a的頂面與外側面，不但可作為密封氣隙133的頂蓋層，且可作為記憶體元件的保護層。此外，絕緣層138也會形成於導體層114b的表面上，用以作為後續定義MOS電晶體元件的罩幕層。換言之，本發明的記憶體為嵌入式記憶體元件，可有效整合於MOS電晶體元件的製造方法中。至此，完成本發明之半導體元件1的製作。
基於上述，本發明提供一種半導體元件的製造方法。於基底100上形成至少一記憶閘極結構。在一實施例中，記憶閘極結構包括作為電荷儲存層的複合介電層110a以及作為閘極的導體層114a。接著，於記憶閘極結構的側壁上形成間隙壁121。然後，於間隙壁121上以及基底100上形成絕緣層124。繼之，於記憶閘極結構一側的基底100上形成選擇閘極結構。在一實施例中，選擇閘極結構包括作為選擇閘絕緣層的絕緣層124a的水平部分以及作為選擇閘極的導體層126a。接下來。移除部分間隙壁121，以於選擇閘極結構與記憶閘極結構之間形成間隙130。在一實施例中，移除間隙壁121中的罩幕層122。然後，形成絕緣層138以密封間隙130以形成一氣隙133。
特別要注意的是，在本發明中，以絕緣層120、124a、138全面包覆的氣隙133存在於記憶閘極結構與選擇閘極結構之間。由於氣隙133中空氣的低介電常數(約1)特性，可有效降低閘間
電容值，因而降低RC延遲並增加記憶胞的速度。
此外，上述圖1A至1H的製造方法僅僅是作為示範性說明，並不用以限定本發明。以下，將列舉數種可能的變化實施例。
在一實施例中，上述的方法中，可省略圖1G的離子植入製程132，而得到如圖2的半導體元件2。
在另一實施例中，於上述圖1D與圖1E的步驟中，罩幕層128可設計為覆蓋相鄰堆疊結構118之相對內側的導體層126b，而裸露出相鄰堆疊結構118之外側的導體層126a。在此情況下，可移除相鄰堆疊結構118之外側的導體層126a以及絕緣層124a，留下相鄰堆疊結構118之相對內側的導體層126b以及絕緣層124b，而得到如圖3的半導體元件3。
在又一實施例中，於上述圖1C至圖1E的步驟中，可採取其他方式定義出具有平坦表面的導體層126c，而非間隙壁形式且具有傾斜表面的導體層126a。更具體地說，於形成導體層126之後，先進行化學機械研磨製程及/或回蝕刻製程，移除部分導體層126，直到裸露出罩幕層116a的頂面。之後，直接以微影蝕刻製程定義出與堆疊結構118緊鄰的導體層126c。如此可得到如圖4的半導體元件4。
在再一實施例中，於上述圖1F的步驟中，也可以僅僅移除間隙壁121中的部分罩幕層122，留下罩幕層122a於間隙130的底部，而得到如圖5的半導體元件5。更具體地說，由於蝕刻製程的負載效應(loading effect)，罩幕層122於空曠區的蝕刻速率會高於罩幕層122於密集區的蝕刻速率。因此，位於相鄰導體層114a之相對內側的罩幕層122會被蝕刻地較快，而位於導體層
114a與導體層126a之間的罩幕層122會被蝕刻地較慢。因此，罩幕層122a會殘留在間隙130或氣隙133的底部。
在另一實施例中，圖1H的記憶閘極結構也可設計為包括由下而上的穿隧絕緣層202、浮置閘極204、閘間介電層206與控制閘極114c，如圖6的半導體元件6所示。更具體地說，圖1A中，第一區10的基底100上可設計為具有穿隧絕緣材料層、浮置閘極材料層以及閘間介電材料層，且第二區20的基底100可具有絕緣層112。之後，形成導體層114以及罩幕層116。然後，進行如圖1B至1H的類似步驟，完成如圖6的半導體元件6。
此外，本領域具有通常知識者應了解，上述圖1H、圖2至圖6的結構變化也可以組合使用，於此不再贅述。
接下來，將參照圖1H、圖2至圖6來說明本發明之半導體元件的結構。本發明的半導體元件1/2/3/4/5包括選擇閘極結構以及記憶閘極結構。在一實施例中，記憶閘極結構包括作為電荷儲存層的複合介電層110a以及作為閘極的導體層114a，如圖1H、圖2至圖5所示。在另一實施例中，記憶閘極結構包括穿隧絕緣層202、浮置閘極204、閘間介電層206與控制閘極114c，如圖6所示。
記憶閘極結構與選擇閘極結構緊鄰。在一實施例中，選擇閘極結構配置於相鄰記憶閘極結構的外側，如圖1H、圖2、圖4至圖6所示。在另一實施例中，選擇閘極結構配置於相鄰記憶閘極結構的相對內側，如圖3所示。在一實施例中，選擇閘極結構以間隙壁形式配置於記憶閘極結構的側壁上，故選擇閘極結構具有傾斜上表面，如圖1H、圖2至圖3、圖5至圖6所示。在另一
實施例中，選擇閘極結構具有實質上平坦的上表面，如圖4所示。
特別要說明的是，以絕緣層包覆的氣隙133存在於選擇閘極結構與記憶閘極結構之間。在一實施例中，絕緣層120/124a/138全面包覆氣隙133，如圖1H、圖2、圖4至圖6所示。在另一實施例中，絕緣層120/124b/138全面包覆氣隙133，如圖3所示。在一實施例中，絕緣層120/124a/124b/138的材料可相同，例如氧化矽。在另一實施例中，絕緣層120/124a/124b/138的材料可不同。
在一實施例中，罩幕層122a可配置於氣隙133與絕緣層124a/124b之間，且罩幕層122a與絕緣層124a/124b的蝕刻速率不同。在一實施例中，罩幕層122a的材料包括含碳材料、含氮材料或其組合。罩幕層122a能在形成氣隙133的過程中保護下方及/或側邊材料，如選擇閘絕緣層(例如絕緣層124a/124b)、電荷儲存層(例如複合介電層110a)等等。
在一實施例中，摻雜區134配置於氣隙133下方的基底100中，且具有與第一井區101相反的導電類型，以進一步增加記憶胞讀取速度。
綜上所述，在本發明的半導體元件中，將以絕緣層全面包覆的一氣隙配置於相鄰閘極之間，可解決由於相鄰閘極之間的距離變短以及間隙壁的厚度變薄而導致的高閘間電容耦合率或漏電流的現象，進而提升元件的效能。此外，在本發明中，可利用現有的製程輕易地將記憶體元件以及金氧半電晶體元件整合在一起，大幅降低成本，提升競爭力。
雖然本發明已以實施例揭露如上，然其並非用以限定本
發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
Claims (19)
- 一種半導體元件，包括：一記憶閘極結構；一選擇閘極結構，與該記憶閘極結構緊鄰，其中以一絕緣層包覆的一氣隙配置於該記憶閘極結構與該選擇閘極結構之間；以及一摻雜區，配置於該氣隙下方的一基底中。
- 如申請專利範圍第1項所述的半導體元件，其中該絕緣層包括氧化矽。
- 如申請專利範圍第1項所述的半導體元件，更包括一罩幕層，配置於該氣隙與該絕緣層之間，該罩幕層與該絕緣層的蝕刻速率不同。
- 如申請專利範圍第1項所述的半導體元件，其中該選擇閘極結構以間隙壁形式配置於該記憶閘極結構的側壁上。
- 如申請專利範圍第1項所述的半導體元件，其中該記憶閘極結構包括依序配置於一基底上的一電荷儲存層與一閘極。
- 如申請專利範圍第1項所述的半導體元件，其中該記憶閘極結構包括依序配置於一基底上的一穿隧絕緣層、一浮置閘極、一閘間介電層與一控制閘極。
- 一種半導體元件，包括：一記憶閘極結構，配置於一基底上；以及一選擇閘極結構，配置於該基底上且與該記憶閘極結構緊鄰，其中一氣隙存在於該記憶閘極結構與該選擇閘極結構之間，一罩幕層位於該氣隙與該基底之間，且該罩幕層的材料包括含碳 材料、含氮材料或其組合。
- 如申請專利範圍第7項所述的半導體元件，其中該罩幕層的材料包括氮化矽(SiN)、氮碳化矽(SiCN)、氮氧化矽(SiON)、碳摻雜氫化氧化矽(SiOCH)、碳化矽(SiC)、碳氧化矽(SiOC)、氮碳氧化矽(SiOCN)或其組合。
- 如申請專利範圍第7項所述的半導體元件，更包括一氧化矽層，配置於該罩幕層與該基底之間。
- 如申請專利範圍第7項所述的半導體元件，其中該選擇閘極結構以間隙壁形式配置於該記憶閘極結構的側壁上。
- 如申請專利範圍第7項所述的半導體元件，更包括一摻雜區，配置於該氣隙下方的該基底中。
- 如申請專利範圍第7項所述的半導體元件，其中該記憶閘極結構包括依序配置於該基底上的一電荷儲存層與一閘極。
- 如申請專利範圍第7項所述的半導體元件，其中該記憶閘極結構包括依序配置於該基底上的一穿隧絕緣層、一浮置閘極、一閘間介電層與一控制閘極。
- 一種半導體元件的製造方法，包括：於一基底上形成至少一記憶閘極結構；於該記憶閘極結構的側壁上形成一間隙壁；於該間隙壁上以及該基底上形成一絕緣層；於記憶閘極結構一側的該基底上形成一選擇閘極結構；移除部分該間隙壁，以於該選擇閘極結構與該記憶閘極結構之間形成一間隙；以及形成一絕緣層以密封該間隙以形成一氣隙。
- 如申請專利範圍第14項所述的半導體元件的製造方法，其中該間隙壁包括由該記憶閘極結構的側壁算起的一絕緣層與一罩幕層，且該罩幕層的材料包括含碳材料、含氮材料或其組合。
- 如申請專利範圍第15項所述的半導體元件的製造方法，其中移除部分間隙壁的步驟包括移除整個該罩幕層。
- 如申請專利範圍第15項所述的半導體元件的製造方法，其中移除部分間隙壁的步驟包括移除部分該罩幕層。
- 如申請專利範圍第14項所述的半導體元件的製造方法，於形成該間隙的步驟之後以及密封該間隙的步驟之前，更包括於該間隙下方的該基底中形成一摻雜區。
- 如申請專利範圍第14項所述的半導體元件的製造方法，其中該選擇閘極結構以間隙壁形式形成於該記憶閘極結構的側壁上。
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