CN108962908B - 闪存存储器存储单元 - Google Patents

闪存存储器存储单元 Download PDF

Info

Publication number
CN108962908B
CN108962908B CN201710385065.6A CN201710385065A CN108962908B CN 108962908 B CN108962908 B CN 108962908B CN 201710385065 A CN201710385065 A CN 201710385065A CN 108962908 B CN108962908 B CN 108962908B
Authority
CN
China
Prior art keywords
memory cell
flash memory
substrate
spacer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710385065.6A
Other languages
English (en)
Other versions
CN108962908A (zh
Inventor
刘暐昌
陈震
王献德
向往
塔威
孙川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN201710385065.6A priority Critical patent/CN108962908B/zh
Priority to US15/613,103 priority patent/US9978758B1/en
Publication of CN108962908A publication Critical patent/CN108962908A/zh
Application granted granted Critical
Publication of CN108962908B publication Critical patent/CN108962908B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • H01L29/4011Multistep manufacturing processes for data storage electrodes
    • H01L29/40117Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Abstract

本发明公开一种闪存存储器存储单元,包含一基底、一存储器栅极,设于基底上、一电荷存储层,介于存储器栅极与基底间、一选择栅极,邻近存储器栅极、一选择栅极介电层,设于选择栅极与基底间、一第一氧化物‑氮化物间隙壁,介于存储器栅极与选择栅极间,及一第二氧化物‑氮化物间隙壁。选择栅极包含一上端部位及一下端部位。第二氧化物‑氮化物间隙壁仅介于第一氧化物‑氮化物间隙壁与选择栅极的上端部位间。

Description

闪存存储器存储单元
技术领域
本发明涉及闪存存储器技术领域,特别是涉及一种改良的分离栅极闪存存储器及其制作方法。
背景技术
已知,分离栅极存储器是一种非挥发性闪存存储器,其中选择栅极被设置在与存储器栅极相邻的位置。在分离栅极存储器的编程期间,选择栅极被施加一相对较低的偏压,而存储器栅极被施加一高电压以提供热载流子注入所需的垂直电场。
在选择栅极与存储器栅极间通常仅设置有一薄的氧化物-氮化物间隙壁。薄的氧化物-氮化物间隙壁可以帮助改善存储单元的饱和电流Idsat或读取电流。然而,另一方面,薄的氧化物-氮化物间隙壁也同时会增加存储器栅极与选择栅极间的电容,影响存储单元的操作速度。
因此,该技术领域目前仍需要一种改良的闪存存储器结构,可以兼顾存储单元的饱和电流Idsat以及存储单元的操作速度的改善。
发明内容
为达上述目的,本发明提供一种改良的闪存存储器存储单元结构,能够兼顾存储单元的饱和电流Idsat以及存储单元的操作速度的改善。
本发明一实施例公开一种闪存存储器存储单元,包含一基底、一存储器栅极,设于该基底上、一电荷存储层,介于该存储器栅极与该基底间、一选择栅极,邻近该存储器栅极、一选择栅极介电层,设于该选择栅极与该基底间、一第一氧化物-氮化物间隙壁,介于该存储器栅极与该选择栅极间,及一第二氧化物-氮化物间隙壁。选择栅极包含一上端部位及一下端部位。第二氧化物-氮化物间隙壁仅介于第一氧化物-氮化物间隙壁与选择栅极的上端部位间。
为让本发明的上述目的、特征及优点能更明显易懂,下文特举优选实施方式,并配合所附的附图,作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用,并非用来对本发明加以限制者。
附图说明
图1为依据本发明一实施例所绘示的一种闪存存储器的剖面示意图;
图2至图7为依据本发明一实施例所绘示的制作图1中闪存存储器的存储单元的方法示意图。
主要元件符号说明
1 闪存存储器
10 基底
11 阵列区离子阱
12 电荷存储层
22 选择栅极介电层
30 底切凹陷区域
40 光致抗蚀剂图案
100a 第一侧壁面
100b 第二侧壁面
101 介电盖层
111 第一轻掺杂漏极
112 第二轻掺杂漏极
121 下氧化硅层
122 中间氮化硅层
123 上氧化硅层
201 上端部位
202 下端部位
411 第一氧化硅层
412 第一氮化硅层
421 第二氧化硅层
422 第二氮化硅层
431 第三氧化硅层
432 第三氮化硅层
441 第四氧化硅层
442 第四氮化硅层
C1 存储单元
C2 存储单元
S 源极掺杂区
D 漏极掺杂区
S1 第一氧化物-氮化物间隙壁
S2 第二氧化物-氮化物间隙壁
S3 第一轻掺杂漏极间隙壁
S4 第二轻掺杂漏极间隙壁
MG 存储器栅极
SG 选择栅极
h 高度
具体实施方式
在下文中,将参照附图说明细节,该些附图中的内容也构成说明书细节描述的一部分,并且以可实行该实施例之特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技术人士得以具以实施。
当然,也可采行其他的实施例,或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此,下文之细节描述不应被视为是限制,反之,其中所包含的实施例将由随附的权利要求来加以界定。
请参阅图1,其为依据本发明一实施例所绘示的一种闪存存储器的剖面示意图。如图1所示,闪存存储器1包含一基底10,例如硅基底或P型硅基底。在基底10中可以形成有一阵列区离子阱11,例如,P型阱。
为简化说明,图1中的闪存存储器仅显示两个左、右互相对称的存储单元C1及C2。存储单元C1及C2可以通过中间共用的漏极掺杂区D构成串联,但本发明不限于此组态。以下将仅介绍存储单元C1的结构。
根据本发明一实施例,闪存存储器1的存储单元C1包含一存储器栅极MG,设于基底10上,以及一电荷存储层12,介于存储器栅极MG与基底10间。
根据本发明一实施例,存储器栅极包含多晶硅,电荷存储层12包含一氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)层。
例如,根据本发明一实施例,电荷存储层12包含一下氧化硅层121、一中间氮化硅层122及一上氧化硅层123,其中,中间氮化硅层122可以作为电荷存储媒介。
根据本发明一实施例,闪存存储器1的存储单元C1包含一选择栅极SG,邻近存储器栅极MG。根据本发明一实施例,选择栅极SG可以包含多晶硅,但不限于此。
根据本发明一实施例,存储器栅极MG具有一第一侧壁面100a及一相对于第一侧壁面100a的第二侧壁面100b。根据本发明一实施例,选择栅极SG仅位于第二侧壁面100b上。
换言之,在存储器栅极MG的第一侧壁面100a上没有选择栅极。因此,闪存存储器1的存储单元C1本身是一个左、右不对称的结构。
根据本发明一实施例,选择栅极SG包含一上端部位201及一下端部位202。根据本发明一实施例,上端部位201及下端部位202为结构上连续且在结构上为一体的。
根据本发明一实施例,闪存存储器1的存储单元C1包含一选择栅极介电层22,设于选择栅极SG与基底10间。根据本发明一实施例,选择栅极介电层22可以是氧化硅层,但不限于此。在进行读、写操作时,选择栅极介电层22下方的通道可以被打开,让电流通过。
根据本发明一实施例,闪存存储器1的存储单元C1包含一第一氧化物-氮化物(oxide-nitride)间隙壁S1,介于存储器栅极MG与选择栅极SG之间。
根据本发明一实施例,闪存存储器1的存储单元C1包含一第二氧化物-氮化物间隙壁S2,介于第一氧化物-氮化物间隙壁S1与选择栅极SG的上端部位201之间。
根据本发明一实施例,第二氧化物-氮化物间隙壁S2仅位于第一氧化物-氮化物间隙壁S1及选择栅极SG的上端部位201中间。换言之,第一氧化物-氮化物间隙壁S1及选择栅极SG的下端部位202中间不会有第二氧化物-氮化物间隙壁S2。
根据本发明一实施例,于第二氧化物-氮化物间隙壁S2正下方与基底10之间设置有一底切凹陷区域30。根据本发明一实施例,选择栅极SG的下端部位202延伸至底切凹陷区域30内。根据本发明一实施例,选择栅极SG的下端部位202填满底切凹陷区域30。
根据本发明一实施例,第一氧化物-氮化物间隙壁S1包含一第一氧化硅层411及一第一氮化硅层412,第二氧化物-氮化物间隙壁S2包含一第二氧化硅层421及一第二氮化硅层422。
根据本发明一实施例,其中第二氧化硅层421直接接触第一氮化硅层412。第一氮化硅层412的底部可以直接接触到基底10。
根据本发明一实施例,第一氧化硅层411具有一第一厚度,第二氧化硅层421具有一第二厚度,其中第二厚度比第一厚度厚。例如,第一厚度可以小于10纳米,而第二厚度可以介于10至30纳米。底切凹陷区域30具有一高度h,而所述高度h等于第二厚度。
根据本发明一实施例,位于第二氧化物-氮化物间隙壁S2正下方,延伸至底切凹陷区域30内的选择栅极SG的下端部位202,仅会接触到第一氮化硅层412,而不会接触到第一氧化硅层411。
根据本发明一实施例,存储器栅极MG、第一氧化物-氮化物间隙壁S1及第二氧化物-氮化物间隙壁S2具有约略共面的上表面,而选择栅极SG的上端部位201会稍微凸出于存储器栅极MG、第一氧化物-氮化物间隙壁S1及第二氧化物-氮化物间隙壁S2的上表面。
根据本发明一实施例,在存储器栅极MG的第一侧壁面100a上设置有一第一轻掺杂漏极间隙壁S3,其中,在第一轻掺杂漏极间隙壁S3正下方的基底10中设置有一第一轻掺杂漏极(lightly doped drain,LDD)111。
根据本发明一实施例,第一轻掺杂漏极间隙壁S3可以包括一第三氧化硅层431及一第三氮化硅层432,其中,第三氧化硅层431可以具有一L形剖面轮廓,而第三氮化硅层432位于第三氧化硅层431上,不会与基底10接触。
根据本发明一实施例,在邻近第一轻掺杂漏极111的基底10中设置有一源极掺杂区S。源极掺杂区S与第一轻掺杂漏极111邻接。
根据本发明一实施例,在选择栅极SG上设置有一第二轻掺杂漏极间隙壁S4,其中,在第二轻掺杂漏极间隙壁S4正下方的基底10中设置有一第二轻掺杂漏极112。
根据本发明一实施例,在邻近第二轻掺杂漏极112的基底10中设置有一漏极掺杂区D。漏极掺杂区D与第二轻掺杂漏极112邻接。在第一轻掺杂漏极111与第二轻掺杂漏极112间的基底10中还包括一通道区域。
根据本发明一实施例,第一轻掺杂漏极111及第二轻掺杂漏极112可以是N型LDD。根据本发明一实施例,源极掺杂区S及漏极掺杂区D可以是N+掺杂区。
根据本发明一实施例,第二轻掺杂漏极间隙壁S4可以包括一第四氧化硅层441及一第四氮化硅层442,其中,第四氧化硅层441可以具有一L形剖面轮廓,而第四氮化硅层442位于第四氧化硅层441上,不会与基底10接触。
本发明的优点在于:通过提供第二氧化物-氮化物间隙壁S2正下方的一底切凹陷区域30,使得选择栅极SG的下端部位202可以延伸至底切凹陷区域30内。如此,选择栅极SG的下端部位202与存储器栅极MG中间仅有第一氧化物-氮化物间隙壁S1,故在读取操作时,不会影响到存储单元的饱和电流Idsat或读取电流。
另一方面,由于选择栅极SG的上端部位201与存储器栅极MG中间除了第一氧化物-氮化物间隙壁S1,还有第二氧化物-氮化物间隙壁S2,使得选择栅极SG的上端部位201与存储器栅极MG距离可以较远,降低寄生电容,因而能改善操作速度。
请参阅图2至图7,其为依据本发明一实施例所绘示的制作图1中闪存存储器1的存储单元C1及C2的方法示意图,其中相同的元件、层或区域仍沿用相同的符号来表示。
如图2所示,首先提供一基底10,例如,硅基底或P型硅基底。在基底10中可以形成有一阵列区离子阱11,例如,P型阱。接着形成一存储器栅极MG,设于基底10上。在存储器栅极MG与基底10间,形成有一电荷存储层12。在存储器栅极MG上,可以有一介电盖层101。
接着,在存储器栅极MG的第一侧壁面100a及第二侧壁面100b上形成第一氧化物-氮化物间隙壁S1。第一氧化物-氮化物间隙壁S1包含一第一氧化硅层411及一第一氮化硅层412。
根据本发明一实施例,形成第一氧化物-氮化物间隙壁S1的方法可以包含两个步骤。例如,先沉积第一氧化硅层411,回蚀刻第一氧化硅层411,然后沉积第一氮化硅层412,再回蚀刻第一氮化硅层412。因此,第一氮化硅层412下端会直接接触到基底10。
如图3所示,接着在第一氧化物-氮化物间隙壁S1上形成第二氧化物-氮化物间隙壁S2。第二氧化物-氮化物间隙壁S2包含一第二氧化硅层421及一第二氮化硅层422。在其它实施例中,第二氮化硅层422可以是其它与第二氧化硅层421具有蚀刻选择比的材料,例如,SiON、SiCN、SiCON或SiC等。
值得注意的是,此处与第一氧化物-氮化物间隙壁S1的作法稍有不同,第二氧化物-氮化物间隙壁S2的作法是先沉积第二氧化硅层421及第二氮化硅层422之后,再一起回蚀刻第二氧化硅层421及第二氮化硅层422,因此,第二氮化硅层422下端不会直接接触到基底10,而第二氧化硅层421会有L形轮廓。
如图4所示,接着在基底10上形成一光致抗蚀剂图案40,仅覆盖住各个存储单元C1及C2的单一边的第一氧化物-氮化物间隙壁S1及第二氧化物-氮化物间隙壁S2。再以蚀刻制作工艺,将未被光致抗蚀剂图案40覆盖的各个存储单元C1及C2的另一边的第一氧化物-氮化物间隙壁S1及第二氧化物-氮化物间隙壁S2去除。接着去除光致抗蚀剂图案40。在其它实施例中,也可以仅去除未被光致抗蚀剂图案40覆盖的第二氧化物-氮化物间隙壁S2,而留下第一氧化物-氮化物间隙壁S1。
如图5所示,接着进行一选择性蚀刻制作工艺,仅蚀刻未被第二氮化硅层422覆盖住,而显露出来的第二氧化硅层421,如此在第二氧化物-氮化物间隙壁S2正下方形成底切凹陷区域30,具有一高度h,而所述高度h等于第二氧化硅层421的厚度。
在其它实施例中,图4及图5中的步骤是可以互相对调的,也就是说,可以先形成底切凹陷区域30,再去除各个存储单元C1及C2的单一边的第一氧化物-氮化物间隙壁S1及第二氧化物-氮化物间隙壁S2。
如图6所示,接着于基底10的表面上形成选择栅极介电层22,例如,氧化硅层,然后共形的沉积多晶硅层(图未示),例如,利用化学气相沉积(chemical vapor deposition,CVD)制作工艺或原子层沉积(atomic layer deposition,ALD)制作工艺,使多晶硅层填入底切凹陷区域30。然后,回蚀刻多晶硅层,形成选择栅极SG。
接着,进行一轻掺杂漏极(LDD)离子注入制作工艺,于存储器栅极MG的一侧的基底10中形成第一轻掺杂漏极111,于选择栅极SG的一侧的基底10中形成第二轻掺杂漏极112。
然后,如图7所示,在存储器栅极MG的一侧形成第一轻掺杂漏极间隙壁S3,并于选择栅极SG上形成第二轻掺杂漏极间隙壁S4。随后进行漏极源极离子注入制作工艺,在基底10中形成源极掺杂区S及漏极掺杂区D。最后,选择性的蚀刻掉介电盖层101及部分的第一氧化物-氮化物间隙壁S1及第二氧化物-氮化物间隙壁S2。
以上所述仅为本发明的优选实施例,凡依本发明权利要求所做的均等变化与修饰,都应属本发明的涵盖范围。

Claims (17)

1.一种闪存存储器存储单元,包含:
基底;
存储器栅极,设于该基底上;
电荷存储层,介于该存储器栅极与该基底间;
选择栅极,邻近该存储器栅极,其中该选择栅极包含一上端部位及一下端部位;
选择栅极介电层,设于该选择栅极与该基底间;
第一氧化物-氮化物间隙壁,介于该存储器栅极与该选择栅极间;
第二氧化物-氮化物间隙壁,介于该第一氧化物-氮化物间隙壁与该选择栅极的该上端部位间;及
底切凹陷区域,位于该第二氧化物-氮化物间隙壁下面。
2.如权利要求1所述的闪存存储器存储单元,其中该存储器栅极具有一第一侧壁面及一相对于该第一侧壁面的第二侧壁面。
3.如权利要求2所述的闪存存储器存储单元,其中该选择栅极仅位于该第二侧壁面上。
4.如权利要求3所述的闪存存储器存储单元,其中该第二氧化物-氮化物间隙壁仅位于该第一氧化物-氮化物间隙壁及该选择栅极的该上端部位间。
5.如权利要求1所述的闪存存储器存储单元,其中该选择栅极的该下端部位延伸至该底切凹陷区域内。
6.如权利要求4所述的闪存存储器存储单元,其中在该存储器栅极的该第一侧壁面上设置有一第一轻掺杂漏极间隙壁,其中在该第一轻掺杂漏极间隙壁正下方的该基底中设置有一第一轻掺杂漏极。
7.如权利要求6所述的闪存存储器存储单元,其中在邻近该第一轻掺杂漏极的该基底中设置有一源极掺杂区。
8.如权利要求6所述的闪存存储器存储单元,其中在该选择栅极上设置有一第二轻掺杂漏极间隙壁,其中在该第二轻掺杂漏极间隙壁正下方的该基底中设置有一第二轻掺杂漏极。
9.如权利要求8所述的闪存存储器存储单元,其中在邻近该第二轻掺杂漏极的该基底中设置有一漏极掺杂区。
10.如权利要求1所述的闪存存储器存储单元,其中该电荷存储层包含一氧化物-氮化物-氧化物层。
11.如权利要求5所述的闪存存储器存储单元,其中该第一氧化物-氮化物间隙壁包含一第一氧化硅层及一第一氮化硅层,该第二氧化物-氮化物间隙壁包含一第二氧化硅层及一第二氮化硅层,其中该第二氧化硅层直接接触该第一氮化硅层。
12.如权利要求11所述的闪存存储器存储单元,其中该第一氧化硅层具有一第一厚度,该第二氧化硅层具有一第二厚度,其中该第二厚度比第一厚度厚。
13.如权利要求12所述的闪存存储器存储单元,其中该底切凹陷区域具有一高度,所述高度等于该第二厚度。
14.如权利要求12所述的闪存存储器存储单元,其中该第二厚度介于10至30纳米。
15.如权利要求1所述的闪存存储器存储单元,其中该存储器栅极包含多晶硅。
16.如权利要求1所述的闪存存储器存储单元,其中该选择栅极包含多晶硅。
17.如权利要求1所述的闪存存储器存储单元,其中该基底包含一硅基底。
CN201710385065.6A 2017-05-26 2017-05-26 闪存存储器存储单元 Active CN108962908B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710385065.6A CN108962908B (zh) 2017-05-26 2017-05-26 闪存存储器存储单元
US15/613,103 US9978758B1 (en) 2017-05-26 2017-06-02 Flash memory cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710385065.6A CN108962908B (zh) 2017-05-26 2017-05-26 闪存存储器存储单元

Publications (2)

Publication Number Publication Date
CN108962908A CN108962908A (zh) 2018-12-07
CN108962908B true CN108962908B (zh) 2021-08-24

Family

ID=62125369

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710385065.6A Active CN108962908B (zh) 2017-05-26 2017-05-26 闪存存储器存储单元

Country Status (2)

Country Link
US (1) US9978758B1 (zh)
CN (1) CN108962908B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104934430A (zh) * 2014-03-18 2015-09-23 力晶科技股份有限公司 Nor型闪存存储器及其制造方法
US20160133641A1 (en) * 2011-10-04 2016-05-12 Renesas Electronics Corporation Semiconductor device and manufacturing method of semiconductor device
TW201709327A (zh) * 2015-08-25 2017-03-01 聯華電子股份有限公司 快閃單元及其製程
TW201712850A (zh) * 2015-09-16 2017-04-01 聯華電子股份有限公司 半導體元件及其製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094170A (ja) 2007-10-04 2009-04-30 Nec Electronics Corp 不揮発性半導体メモリ及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160133641A1 (en) * 2011-10-04 2016-05-12 Renesas Electronics Corporation Semiconductor device and manufacturing method of semiconductor device
CN104934430A (zh) * 2014-03-18 2015-09-23 力晶科技股份有限公司 Nor型闪存存储器及其制造方法
TW201709327A (zh) * 2015-08-25 2017-03-01 聯華電子股份有限公司 快閃單元及其製程
TW201712850A (zh) * 2015-09-16 2017-04-01 聯華電子股份有限公司 半導體元件及其製造方法

Also Published As

Publication number Publication date
US9978758B1 (en) 2018-05-22
CN108962908A (zh) 2018-12-07

Similar Documents

Publication Publication Date Title
US9362418B2 (en) Semiconductor structures including bodies of semiconductor material and methods of forming same
US7211858B2 (en) Split gate storage device including a horizontal first gate and a vertical second gate in a trench
TWI693698B (zh) 基於兩個電晶體finfet的分離閘非揮發性浮閘快閃記憶體及製造方法
US9293204B2 (en) Non-volatile memory cell with self aligned floating and erase gates, and method of making same
US7795088B2 (en) Method for manufacturing memory cell
JP4909894B2 (ja) 不揮発性半導体記憶装置およびその製造方法
US9041145B2 (en) Semiconductor device
JP5781733B2 (ja) 不揮発性メモリセル及びその製造方法
US7851846B2 (en) Non-volatile memory cell with buried select gate, and method of making same
KR101923791B1 (ko) 자가 정렬 플로팅 게이트 및 소거 게이트를 가지는 비휘발성 메모리 셀, 및 그를 제조하는 방법
US20160211250A1 (en) Semiconductor substrate arrangement, a semiconductor device, and a method for processing a semiconductor substrate
US9978762B2 (en) Semiconductor device and method of fabricating semiconductor device
US7514744B2 (en) Semiconductor device including carrier accumulation layers
US8779503B2 (en) Nonvolatile semiconductor memory
KR100807221B1 (ko) 불휘발성 메모리 장치 및 그 제조 방법
CN108962908B (zh) 闪存存储器存储单元
US9537016B1 (en) Memory device, gate stack and method for manufacturing the same
US10707225B2 (en) Semiconductor memory device and fabrication method thereof
US9882033B2 (en) Method of manufacturing a non-volatile memory cell and array having a trapping charge layer in a trench
US11705526B2 (en) Method of fabricating semiconductor memory device
US20240063277A1 (en) Semiconductor device and method for fabricating the same
JP2008235598A (ja) 半導体記憶装置及びその製造方法
CN113643981A (zh) 具有双金属控制栅的半浮栅晶体管的制造方法
KR20060062791A (ko) 비휘발성 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant