CN113643981A - 具有双金属控制栅的半浮栅晶体管的制造方法 - Google Patents

具有双金属控制栅的半浮栅晶体管的制造方法 Download PDF

Info

Publication number
CN113643981A
CN113643981A CN202110862323.1A CN202110862323A CN113643981A CN 113643981 A CN113643981 A CN 113643981A CN 202110862323 A CN202110862323 A CN 202110862323A CN 113643981 A CN113643981 A CN 113643981A
Authority
CN
China
Prior art keywords
gate
floating gate
semi
dielectric layer
floating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110862323.1A
Other languages
English (en)
Other versions
CN113643981B (zh
Inventor
杨志刚
冷江华
刘珩
关天鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN202110862323.1A priority Critical patent/CN113643981B/zh
Publication of CN113643981A publication Critical patent/CN113643981A/zh
Application granted granted Critical
Publication of CN113643981B publication Critical patent/CN113643981B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种具有双金属控制栅的半浮栅晶体管的制造方法，栅极结构的形成工艺包括：步骤一、在半导体衬底上形成半浮栅结构。步骤二、形成由第二栅介质层和第二多晶硅层叠加而成的伪栅极结构；伪栅极结构覆盖第一金属控制栅、控制栅间介质层和第二金属控制栅的形成区域并呈一个整体结构。步骤三、将伪栅极结构替换为由第三栅介质层和第三金属栅叠加形成的金属栅块。步骤四、进行刻蚀工艺将金属栅块分割成第一和第二金属控制栅。步骤五、在控制栅间介质层的形成区域形成所述控制栅间介质层。本发明不需要对金属栅的栅介质层进行化学机械研磨，能降低工艺难度且和现有工艺平台如28HK平台完全兼容。

Description

具有双金属控制栅的半浮栅晶体管的制造方法
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种具有双金属控制栅的半浮栅晶体管(Semi-Floating Gate transistor)的制造方法。
背景技术
半浮栅晶体管具有取代DRAM的具大潜力，它读写快，且不需要电容器件。半浮栅晶体管与普通的浮栅器件不同之处在于它利用嵌入式隧穿晶体管和一个PN节来完成充放电。通过嵌入式隧穿晶体管的沟道进行写入，PN节进行擦除操作。如图1所示，是现有半浮栅晶体管的结构示意图；现有半浮栅晶体管包括：
在半导体衬底中形成有第二导电类型掺杂的第一阱区101和由第二导电类型掺杂的第二阱区102组成的轻掺杂源区1021和轻掺杂漏区1022。
半浮栅结构包括第一栅极沟槽、浮栅介质层103、浮栅窗口和浮栅导电材料层104。
所述第一栅极沟槽穿过所述第二阱区102且所述第一栅极沟槽的底部表面进入到所述第一阱区101中。所述浮栅介质层103覆盖在所述第一栅极沟槽的底部表面和侧面并延伸到所述第一栅极沟槽外的所述轻掺杂漏区1022表面。
所述浮栅导电材料层104将形成有所述浮栅介质层103的所述第一栅极沟槽完全填充并延伸到所述第一栅极沟槽外的所述浮栅介质层103和浮栅窗口上。所述浮栅窗口位于虚线框111所述区域的所述轻掺杂漏区1022表面上，在所述浮栅窗口处所述浮栅导电材料层104和所述轻掺杂漏区1022之间接触并形成PN结构。
所述浮栅介质层103的材料包括氧化层。
所述浮栅导电材料层104采用第二导电类型掺杂的多晶硅层。
所述半浮栅结构的底部覆盖所述第一阱区101，被所述半浮栅结构所覆盖的所述第一阱区101的表面用于形成用于电连接所述轻掺杂源区1021和所述轻掺杂漏区1022的导电沟道。
在所述轻掺杂源区1021的表面选定区域中形成有第一导电类型重掺杂的源区109。
在所述轻掺杂漏区1022的表面选定区域中形成有第一导电类型重掺杂的漏区110。
在所述半导体衬底表面之上，所述半浮栅结构具有第一侧面和第二侧面。
所述源区109和所述半浮栅结构的第一侧面自对准。
控制栅会覆盖在所述半浮栅结构的顶部以及所述漏区110和所述半浮栅结构的第二侧面之间的所述轻掺杂漏区1022的表面上，控制栅包括栅极导电材料层107、栅介质层105以及栅间介质层106。栅介质层105用于实现所述栅极导电材料层107和所述轻掺杂漏区1022之间的隔离，栅间介质层106用于实现所述栅极导电材料层107和所述浮栅导电材料层104之间的隔离。
所述漏区110和所述第二控制栅105的第二侧面自对准。
在所述控制栅的两侧面形成有侧墙108。
图1所示的现有器件只具有单个控制栅，控制栅覆盖在浮栅之上，并且一部分覆盖在衬底上。在进行写入和擦除操作时，在控制栅的控制下，使电荷穿过虚线框111的位置处PN结进行隧穿实现。器件的读取操作也需要在控制栅的控制下进行。这种结构无论是读和写都需要共用同一个控制栅，不能同时读写。
图1所示的结构基础上，将单个控制栅分割成两个控制栅，第一控制栅位于所述半浮栅结构的顶部，第二控制栅位于漏区和第一控制栅之间的轻掺杂漏区表面上，采用双控制栅结构能实现第一控制栅和第二控制栅的独立控制，从能实现同时读写。具有双控制栅的半浮栅晶体管具有三个栅极即第一控制栅、第二控制栅和半浮栅结构，也为三栅结构半浮栅晶体管。
但是由于第二控制栅并不是直接堆叠在第一控制栅和半浮栅结构的顶部，相对于第一控制栅和半浮栅结构而言，第二控制栅具有垂直于第一控制栅和半浮栅结构的分布，当第一控制栅和第二控制栅都采用金属栅(metal gate)时，第二控制栅垂直于第一控制栅和半浮栅结构的分布不利于双控制栅的制作。现有的器件制作工艺，除FinFET工艺外，都是平面堆叠技术，28HK metal gate工艺，制作的栅极都是平面堆叠，无法满足三栅结构半浮栅晶体管的制作工艺，主要原位为第二控制栅具有垂直于第一控制栅和半浮栅结构的分布。现有工艺的主要难点包括：
1、需要采用CMP工艺研磨HK材料层，但是目前尚没有研磨HK材料层的工艺，且有金属污染风险。
2、工艺流程复杂，主要为第一控制栅和第二控制栅分别需要进行多次淀积、刻蚀或CMP工艺，这大大增加了工艺步骤。
发明内容
本发明所要解决的技术问题是提供一种具有双金属控制栅的半浮栅晶体管的制造方法，不需要对金属栅的栅介质层进行化学机械研磨，能降低工艺难度且和现有工艺平台如28HK平台完全兼容。
为解决上述技术问题，本发明提供的具有双金属控制栅的半浮栅晶体管的制造方法中，半浮栅晶体管的栅极结构的形成工艺包括如下步骤：
步骤一、在半导体衬底上形成半浮栅结构，所述半浮栅结构包括浮栅介质层、浮栅窗口和浮栅导电材料层，在所述浮栅窗口内所述浮栅导电材料层和所述半导体衬底表面接触。
步骤二、形成由第二栅介质层和第二多晶硅层叠加而成的伪栅极结构；所述伪栅极结构覆盖后续需要形成的第一金属控制栅、控制栅间介质层和第二金属控制栅的形成区域并呈一个整体结构。
步骤三、将所述伪栅极结构替换为由第三栅介质层和第三金属栅叠加形成的金属栅块。
步骤四、采用刻蚀工艺将所述控制栅间介质层的形成区域的所述第三金属栅和所述第三栅介质层去除并使所述金属栅块分割成所述第一金属控制栅和所述第二金属控制栅，所述第一金属控制栅将所述半浮栅结构的顶部表面全部覆盖，所述第二金属控制栅覆盖再所述半导体衬底表面上。
步骤五、在所述控制栅间介质层的形成区域形成所述控制栅间介质层。
进一步的改进是，步骤一中，所述半浮栅结构具有沟槽栅结构，形成工艺包括如下分步骤：
步骤11、在所述半导体衬底上形成第一栅极沟槽。
步骤12、形成所述浮栅介质层，所述浮栅介质层覆盖在所述第一栅极沟槽的内侧表面并延伸到所述第一栅极沟槽外的所述半导体衬底表面。
步骤13、在所述第一栅极沟槽外的所述半导体衬底的选定区域表面形成所述浮栅窗口，所述浮栅窗口内的所述浮栅介质层被去除。
步骤14、形成所述浮栅导电材料层将所述第一栅极沟槽完全填充并延伸到所述第一栅极沟槽外。
步骤15、进行刻蚀将所述半浮栅结构的形成区域外的所述浮栅导电材料层和所述浮栅介质层都去除以形成所述半浮栅结构。
进一步的改进是，所述半导体衬底包括硅衬底。
进一步的改进是，在形成所述第一栅极沟槽之前还包括如下步骤：
在所述半导体衬底上形成第二导电类型的第一阱区。
在所述第一阱区上形成第一导电类型的第二阱区。
所述第一栅极沟槽形成后，所述第一栅极沟槽会穿过所述第二阱区并将所述第二阱区分割成轻掺杂源区和轻掺杂漏区。
所述第一栅极沟槽的底部位于所述第一阱区中且被所述第一栅极沟槽覆盖所述第一阱区表面用于形成导电沟道。
所述浮栅窗口位于所述轻掺杂漏区表面上。
进一步的改进是，同一所述半导体衬底上同时集成有多个半浮栅晶体管，相邻两个所述半浮栅晶体管共用同一个所述轻掺杂源区并作为一个半浮栅晶体管对。
进一步的改进是，步骤二中的所述伪栅极结构通过完成所述第二栅介质层和所述第二多晶硅层的生长工艺之后再对所述第二多晶硅层和所述第二栅介质层进行刻蚀形成。
进一步的改进是，步骤15的形成所述半浮栅结构的刻蚀工艺分两步进行和步骤二中的所述伪栅极结构的刻蚀工艺也分为两步进行，步骤15加步骤二的组合步骤包括：
对所述浮栅导电材料层和所述浮栅介质层进行第一次刻蚀，所述第一次刻蚀将所述半浮栅晶体管对的两个所述半浮栅晶体管的所述半浮栅结构的第一侧面定义出来，所述半浮栅晶体管的所述半浮栅结构的第一侧面为位于对应的所述轻掺杂漏区顶部的侧面；所述半浮栅晶体管对的两个所述半浮栅晶体管的所述半浮栅结构的第一侧面之间的所述浮栅介质层和所述浮栅导电材料层叠加形成第一整体栅叠加结构。
进行所述第二栅介质层的生长工艺，生长完成后的所述第二栅介质层会覆盖所述第一整体栅叠加结构并延伸到所述第一整体栅叠加结构外的所述半导体衬底表面上。
在所述第二栅介质层的表面生长所述第二多晶硅层。
对所述第二多晶硅层和所述第二栅介质层进行第二次刻蚀，所述第二次刻蚀将所述半浮栅晶体管对的两个所述半浮栅晶体管的所述金属栅块的第一侧面定义出来，所述金属栅块的第一侧面也为所述第二金属控制栅的第一侧面，所述半浮栅晶体管对的两个所述半浮栅晶体管的所述金属栅块的第一侧面之间的所述第二栅介质层和所述第二多晶硅层叠加形成第二整体栅叠加结构，所述第二整体栅叠加结构会将所述第一整体栅叠加结构覆盖。
对所述第二多晶硅层、所述第二栅介质层、所述浮栅导电材料层和所述浮栅介质层进行第三次刻蚀，所述第三次刻蚀将所述半浮栅晶体管对的两个所述半浮栅晶体管的所述金属栅块的第二侧面定义出来，所述金属栅块的第二侧面也为所述第一金属控制栅的第二侧面以及所述半浮栅结构的第二侧面。
进一步的改进是，步骤三包括如下分步骤：
在所述伪栅极结构的两个侧面形成侧墙。
以所述侧墙为自对准条件将所述伪栅极结构去除并形成第二栅极沟槽。
在所述第二栅极沟槽中形成所述金属栅块。
进一步的改进是，所述第一栅极沟槽为U型沟槽，所述第一栅极沟槽的深度为100nm～200nm，所述第一栅极沟槽的宽度为30nm～50nm。
进一步的改进是，所述浮栅介质层的材料包括氧化层；
所述浮栅导电材料层的材料包括多晶硅。
进一步的改进是，所述浮栅介质层的厚度为4nm，所述浮栅导电材料层的厚度为10nm～30nm，所述浮栅窗口的宽度为3nm～5nm。
进一步的改进是，所述第二多晶硅层的厚度为30nm～80nm。
进一步的改进是，所述第二栅介质层的材料包括氧化层；
所述侧墙的材料包括氮化层。
进一步的改进是，所述控制栅间介质层的形成区域的宽度为20nm～50nm。
进一步的改进是，步骤五完成后，还包括进行源漏注入在所述半浮栅晶体管的栅极结构的两侧自对准形成源区和漏区，所述源区位于所述轻掺杂源区表面并和所述半浮栅结构的第二侧面自对准，所述漏区位于所述轻掺杂漏区表面并和所述第二金属控制栅的第一侧面自对准。
进一步的改进是，步骤13在步骤14的形成所述浮栅导电材料层之前进行，步骤13中仅所述浮栅介质层进行刻蚀即可实现；
或者，在步骤14的形成所述浮栅导电材料层的部分厚度之后进行，步骤13中需要对以形成的所述浮栅导电材料层和所述浮栅介质层进行刻蚀，之后再继续形成剩余后的所述浮栅导电材料层。
进一步的改进是，所述第三栅介质层的材料为氧化层或者为高介电常数层。
本发明不需要依次形成第一金属控制栅和第二金属控制栅，而是伪栅极结构先定义出同时包括了两个金属控制栅和二者之间的间隔区的整块区域，然后对伪栅极结构进行替换形成金属栅块，之后对金属栅块做一次刻蚀就能同时形成第一金属控制栅和第二金属控制栅，所以，本发明中并不需要对金属栅的栅介质层如高介电常数层进行化学机械研磨，能降低工艺难度且和现有工艺平台如28HK平台完全兼容；本发明还具有工艺步骤少，流程简单且易于整合的优势。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有半浮栅晶体管的结构示意图；
图2是本发明实施例具有双金属控制栅的半浮栅晶体管的制造方法的流程图；
图3A-图3I是本发明实施例具有双金属控制栅的半浮栅晶体管的制造方法各步骤中的器件结构示意图。
具体实施方式
如图2所示，是本发明实施例具有双金属控制栅的半浮栅晶体管的制造方法的流程图；如图3A至图3I所示，是本发明实施例具有双金属控制栅的半浮栅晶体管的制造方法各步骤中的器件结构示意图；本发明实施例具有双金属控制栅的半浮栅晶体管的制造方法中，半浮栅晶体管的栅极结构的形成工艺包括如下步骤：
步骤一、在半导体衬底上形成半浮栅结构，所述半浮栅结构包括浮栅介质层203、浮栅窗口302和浮栅导电材料层204，在所述浮栅窗口302内所述浮栅导电材料层204和所述半导体衬底表面接触。
本发明实施例中，所述半浮栅结构具有沟槽栅结构，形成工艺包括如下分步骤：
步骤11、如图3A所示，在所述半导体衬底上形成第一栅极沟槽301。
步骤12、如图3A所示，形成所述浮栅介质层203，所述浮栅介质层203覆盖在所述第一栅极沟槽301的内侧表面并延伸到所述第一栅极沟槽301外的所述半导体衬底表面。
步骤13、如图3A所示，在所述第一栅极沟槽301外的所述半导体衬底的选定区域表面形成所述浮栅窗口302，所述浮栅窗口302内的所述浮栅介质层203被去除。
步骤14、如图3A所示，形成所述浮栅导电材料层204将所述第一栅极沟槽301完全填充并延伸到所述第一栅极沟槽301外。
步骤15、如图3E所示，进行刻蚀将所述半浮栅结构的形成区域外的所述浮栅导电材料层204和所述浮栅介质层203都去除以形成所述半浮栅结构。
本发明实施例中，步骤13在步骤14的形成所述浮栅导电材料层204之前进行，步骤13中仅所述浮栅介质层203进行刻蚀即可实现。或者，在步骤14的形成所述浮栅导电材料层204的部分厚度之后进行，步骤13中需要对以形成的所述浮栅导电材料层204和所述浮栅介质层203进行刻蚀，之后再继续形成剩余后的所述浮栅导电材料层204。
所述半导体衬底包括硅衬底。
在形成所述第一栅极沟槽301之前还包括如下步骤：
在所述半导体衬底上形成第二导电类型的第一阱区201。
在所述第一阱区201上形成第一导电类型的第二阱区202。
所述第一栅极沟槽301形成后，所述第一栅极沟槽301会穿过所述第二阱区202并将所述第二阱区202分割成轻掺杂源区2021和轻掺杂漏区2022。
所述第一栅极沟槽301的底部位于所述第一阱区201中且被所述第一栅极沟槽301覆盖所述第一阱区201表面用于形成导电沟道。
所述浮栅窗口302位于所述轻掺杂漏区2022表面上。
同一所述半导体衬底上同时集成有多个半浮栅晶体管，相邻两个所述半浮栅晶体管共用同一个所述轻掺杂源区2021并作为一个半浮栅晶体管对。图1中显示了一个半浮栅晶体管对的形成区域。
步骤二、如图3E所示，形成由第二栅介质层303和第二多晶硅层304叠加而成的伪栅极结构；所述伪栅极结构覆盖后续需要形成的第一金属控制栅、控制栅间介质层208和第二金属控制栅的形成区域并呈一个整体结构。
步骤二中的所述伪栅极结构通过完成所述第二栅介质层303和所述第二多晶硅层304的生长工艺之后再对所述第二多晶硅层304和所述第二栅介质层303进行刻蚀形成。
步骤15的形成所述半浮栅结构的刻蚀工艺分两步进行和步骤二中的所述伪栅极结构的刻蚀工艺也分为两步进行，步骤15加步骤二的组合步骤包括：
如图3B所示，对所述浮栅导电材料层204和所述浮栅介质层203进行第一次刻蚀，所述第一次刻蚀将所述半浮栅晶体管对的两个所述半浮栅晶体管的所述半浮栅结构的第一侧面定义出来，所述半浮栅晶体管的所述半浮栅结构的第一侧面为位于对应的所述轻掺杂漏区2022顶部的侧面；所述半浮栅晶体管对的两个所述半浮栅晶体管的所述半浮栅结构的第一侧面之间的所述浮栅介质层203和所述浮栅导电材料层204叠加形成第一整体栅叠加结构。
如图3C所示，进行所述第二栅介质层303的生长工艺，生长完成后的所述第二栅介质层303会覆盖所述第一整体栅叠加结构并延伸到所述第一整体栅叠加结构外的所述半导体衬底表面上。
如图3C所示，在所述第二栅介质层303的表面生长所述第二多晶硅层304。
如图3D所示，对所述第二多晶硅层304和所述第二栅介质层303进行第二次刻蚀，所述第二次刻蚀将所述半浮栅晶体管对的两个所述半浮栅晶体管的所述金属栅块的第一侧面定义出来，所述金属栅块的第一侧面也为所述第二金属控制栅的第一侧面，所述半浮栅晶体管对的两个所述半浮栅晶体管的所述金属栅块的第一侧面之间的所述第二栅介质层303和所述第二多晶硅层304叠加形成第二整体栅叠加结构，所述第二整体栅叠加结构会将所述第一整体栅叠加结构覆盖。
如图3E所示，对所述第二多晶硅层304、所述第二栅介质层303、所述浮栅导电材料层204和所述浮栅介质层203进行第三次刻蚀，所述第三次刻蚀将所述半浮栅晶体管对的两个所述半浮栅晶体管的所述金属栅块的第二侧面定义出来，所述金属栅块的第二侧面也为所述第一金属控制栅的第二侧面以及所述半浮栅结构的第二侧面。
步骤三、将所述伪栅极结构替换为由第三栅介质层206和第三金属栅207叠加形成的金属栅块。
本发明实施例中，步骤三包括如下分步骤：
如图3F所示，在所述伪栅极结构的两个侧面形成侧墙205。
以所述侧墙205为自对准条件将所述伪栅极结构去除并形成第二栅极沟槽。
如图3G所示，在所述第二栅极沟槽中形成所述金属栅块。
步骤四、如图3H所示，采用刻蚀工艺将所述控制栅间介质层208的形成区域的所述第三金属栅207和所述第三栅介质层206去除并使所述金属栅块分割成所述第一金属控制栅和所述第二金属控制栅，所述第一金属控制栅将所述半浮栅结构的顶部表面全部覆盖，所述第二金属控制栅覆盖再所述半导体衬底表面上。图3H中，所述第一金属控制栅由虚线框305中的所述第三栅介质层206和所述第三金属栅207叠加而成；所述第二金属控制栅由虚线框306中的所述第三栅介质层206和所述第三金属栅207叠加而成。
步骤五、如图3I所示，在所述控制栅间介质层208的形成区域形成所述控制栅间介质层208。
步骤五完成后，还包括进行源漏注入在所述半浮栅晶体管的栅极结构的两侧自对准形成源区和漏区，所述源区位于所述轻掺杂源区2021表面并和所述半浮栅结构的第二侧面自对准，所述漏区位于所述轻掺杂漏区2022表面并和所述第二金属控制栅的第一侧面自对准。
本发明实施例中，能采用如下工艺参数：
所述第一栅极沟槽301为U型沟槽，所述第一栅极沟槽301的深度为100nm～200nm，所述第一栅极沟槽301的宽度为30nm～50nm。
所述浮栅介质层203的材料包括氧化层；
所述浮栅导电材料层204的材料包括多晶硅。
所述浮栅介质层203的厚度为4nm，所述浮栅导电材料层204的厚度为10nm～30nm，所述浮栅窗口302的宽度为3nm～5nm。
所述第二多晶硅层304的厚度为30nm～80nm。
所述第二栅介质层303的材料包括氧化层；
所述侧墙205的材料包括氮化层。
所述控制栅间介质层208的形成区域的宽度为20nm～50nm。
所述第三栅介质层206的材料为氧化层或者为高介电常数层。
所述第一阱区201的第二导电类型掺杂的离子注入剂量为0.25e14cm-2～2.50e14cm-2、离子注入能量为55keV～220keV。从顶部到底部，所述第一阱区201的掺杂浓度呈梯度降低。
所述第二阱区202的第一导电类型掺杂的离子注入剂量为4.5e12cm-2～2.50e13cm-2、离子注入能量为45keV～85keV。
本发明实施例不需要依次形成第一金属控制栅和第二金属控制栅，而是伪栅极结构先定义出同时包括了两个金属控制栅和二者之间的间隔区的整块区域，然后对伪栅极结构进行替换形成金属栅块，之后对金属栅块做一次刻蚀就能同时形成第一金属控制栅和第二金属控制栅，所以，本发明实施例中并不需要对金属栅的栅介质层如高介电常数层进行化学机械研磨，能降低工艺难度且和现有工艺平台如28HK平台完全兼容；本发明还具有工艺步骤少，流程简单且易于整合的优势。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (17)

1.一种具有双金属控制栅的半浮栅晶体管的制造方法，其特征在于，半浮栅晶体管的栅极结构的形成工艺包括如下步骤：
步骤一、在半导体衬底上形成半浮栅结构，所述半浮栅结构包括浮栅介质层、浮栅窗口和浮栅导电材料层，在所述浮栅窗口内所述浮栅导电材料层和所述半导体衬底表面接触；
步骤二、形成由第二栅介质层和第二多晶硅层叠加而成的伪栅极结构；所述伪栅极结构覆盖后续需要形成的第一金属控制栅、控制栅间介质层和第二金属控制栅的形成区域并呈一个整体结构；
步骤三、将所述伪栅极结构替换为由第三栅介质层和第三金属栅叠加形成的金属栅块；
步骤四、采用刻蚀工艺将所述控制栅间介质层的形成区域的所述第三金属栅和所述第三栅介质层去除并使所述金属栅块分割成所述第一金属控制栅和所述第二金属控制栅，所述第一金属控制栅将所述半浮栅结构的顶部表面全部覆盖，所述第二金属控制栅覆盖再所述半导体衬底表面上；
步骤五、在所述控制栅间介质层的形成区域形成所述控制栅间介质层。
2.如权利要求1所述的具有双金属控制栅的半浮栅晶体管的制造方法，其特征在于：步骤一中，所述半浮栅结构具有沟槽栅结构，形成工艺包括如下分步骤：
步骤11、在所述半导体衬底上形成第一栅极沟槽；
步骤12、形成所述浮栅介质层，所述浮栅介质层覆盖在所述第一栅极沟槽的内侧表面并延伸到所述第一栅极沟槽外的所述半导体衬底表面；
步骤13、在所述第一栅极沟槽外的所述半导体衬底的选定区域表面形成所述浮栅窗口，所述浮栅窗口内的所述浮栅介质层被去除；
步骤14、形成所述浮栅导电材料层将所述第一栅极沟槽完全填充并延伸到所述第一栅极沟槽外；
步骤15、进行刻蚀将所述半浮栅结构的形成区域外的所述浮栅导电材料层和所述浮栅介质层都去除以形成所述半浮栅结构。
3.如权利要求2所述的具有双金属控制栅的半浮栅晶体管的制造方法，其特征在于：所述半导体衬底包括硅衬底。
4.如权利要求2所述的具有双金属控制栅的半浮栅晶体管的制造方法，其特征在于：在形成所述第一栅极沟槽之前还包括如下步骤：
在所述半导体衬底上形成第二导电类型的第一阱区；
在所述第一阱区上形成第一导电类型的第二阱区；
所述第一栅极沟槽形成后，所述第一栅极沟槽会穿过所述第二阱区并将所述第二阱区分割成轻掺杂源区和轻掺杂漏区；
所述第一栅极沟槽的底部位于所述第一阱区中且被所述第一栅极沟槽覆盖所述第一阱区表面用于形成导电沟道；
所述浮栅窗口位于所述轻掺杂漏区表面上。
5.如权利要求4所述的具有双金属控制栅的半浮栅晶体管的制造方法，其特征在于：同一所述半导体衬底上同时集成有多个半浮栅晶体管，相邻两个所述半浮栅晶体管共用同一个所述轻掺杂源区并作为一个半浮栅晶体管对。
6.如权利要求5所述的具有双金属控制栅的半浮栅晶体管的制造方法，其特征在于：步骤二中的所述伪栅极结构通过完成所述第二栅介质层和所述第二多晶硅层的生长工艺之后再对所述第二多晶硅层和所述第二栅介质层进行刻蚀形成。
7.如权利要求6所述的具有双金属控制栅的半浮栅晶体管的制造方法，其特征在于：步骤15的形成所述半浮栅结构的刻蚀工艺分两步进行和步骤二中的所述伪栅极结构的刻蚀工艺也分为两步进行，步骤15加步骤二的组合步骤包括：
对所述浮栅导电材料层和所述浮栅介质层进行第一次刻蚀，所述第一次刻蚀将所述半浮栅晶体管对的两个所述半浮栅晶体管的所述半浮栅结构的第一侧面定义出来，所述半浮栅晶体管的所述半浮栅结构的第一侧面为位于对应的所述轻掺杂漏区顶部的侧面；所述半浮栅晶体管对的两个所述半浮栅晶体管的所述半浮栅结构的第一侧面之间的所述浮栅介质层和所述浮栅导电材料层叠加形成第一整体栅叠加结构；
进行所述第二栅介质层的生长工艺，生长完成后的所述第二栅介质层会覆盖所述第一整体栅叠加结构并延伸到所述第一整体栅叠加结构外的所述半导体衬底表面上；
在所述第二栅介质层的表面生长所述第二多晶硅层；
对所述第二多晶硅层和所述第二栅介质层进行第二次刻蚀，所述第二次刻蚀将所述半浮栅晶体管对的两个所述半浮栅晶体管的所述金属栅块的第一侧面定义出来，所述金属栅块的第一侧面也为所述第二金属控制栅的第一侧面，所述半浮栅晶体管对的两个所述半浮栅晶体管的所述金属栅块的第一侧面之间的所述第二栅介质层和所述第二多晶硅层叠加形成第二整体栅叠加结构，所述第二整体栅叠加结构会将所述第一整体栅叠加结构覆盖；
对所述第二多晶硅层、所述第二栅介质层、所述浮栅导电材料层和所述浮栅介质层进行第三次刻蚀，所述第三次刻蚀将所述半浮栅晶体管对的两个所述半浮栅晶体管的所述金属栅块的第二侧面定义出来，所述金属栅块的第二侧面也为所述第一金属控制栅的第二侧面以及所述半浮栅结构的第二侧面。
8.如权利要求1或7所述的具有双金属控制栅的半浮栅晶体管的制造方法，其特征在于：步骤三包括如下分步骤：
在所述伪栅极结构的两个侧面形成侧墙；
以所述侧墙为自对准条件将所述伪栅极结构去除并形成第二栅极沟槽；
在所述第二栅极沟槽中形成所述金属栅块。
9.如权利要求2所述的具有双金属控制栅的半浮栅晶体管的制造方法，其特征在于：所述第一栅极沟槽为U型沟槽，所述第一栅极沟槽的深度为100nm～200nm，所述第一栅极沟槽的宽度为30nm～50nm。
10.如权利要求9所述的具有双金属控制栅的半浮栅晶体管的制造方法，其特征在于：所述浮栅介质层的材料包括氧化层；
所述浮栅导电材料层的材料包括多晶硅。
11.如权利要求10所述的具有双金属控制栅的半浮栅晶体管的制造方法，其特征在于：所述浮栅介质层的厚度为4nm，所述浮栅导电材料层的厚度为10nm～30nm，所述浮栅窗口的宽度为3nm～5nm。
12.如权利要求11所述的具有双金属控制栅的半浮栅晶体管的制造方法，其特征在于：所述第二多晶硅层的厚度为30nm～80nm。
13.如权利要求10所述的具有双金属控制栅的半浮栅晶体管的制造方法，其特征在于：所述第二栅介质层的材料包括氧化层；
所述侧墙的材料包括氮化层。
14.如权利要求12所述的具有双金属控制栅的半浮栅晶体管的制造方法，其特征在于：所述控制栅间介质层的形成区域的宽度为20nm～50nm。
15.如权利要求4所述的具有双金属控制栅的半浮栅晶体管的制造方法，其特征在于：步骤五完成后，还包括进行源漏注入在所述半浮栅晶体管的栅极结构的两侧自对准形成源区和漏区，所述源区位于所述轻掺杂源区表面并和所述半浮栅结构的第二侧面自对准，所述漏区位于所述轻掺杂漏区表面并和所述第二金属控制栅的第一侧面自对准。
16.如权利要求2所述的具有双金属控制栅的半浮栅晶体管的制造方法，其特征在于：
步骤13在步骤14的形成所述浮栅导电材料层之前进行，步骤13中仅所述浮栅介质层进行刻蚀即可实现；
或者，在步骤14的形成所述浮栅导电材料层的部分厚度之后进行，步骤13中需要对以形成的所述浮栅导电材料层和所述浮栅介质层进行刻蚀，之后再继续形成剩余后的所述浮栅导电材料层。
17.如权利要求1所述的具有双金属控制栅的半浮栅晶体管的制造方法，其特征在于：所述第三栅介质层的材料为氧化层或者为高介电常数层。
CN202110862323.1A 2021-07-29 2021-07-29 具有双金属控制栅的半浮栅晶体管的制造方法 Active CN113643981B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110862323.1A CN113643981B (zh) 2021-07-29 2021-07-29 具有双金属控制栅的半浮栅晶体管的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110862323.1A CN113643981B (zh) 2021-07-29 2021-07-29 具有双金属控制栅的半浮栅晶体管的制造方法

Publications (2)

Publication Number Publication Date
CN113643981A true CN113643981A (zh) 2021-11-12
CN113643981B CN113643981B (zh) 2024-06-11

Family

ID=78418845

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110862323.1A Active CN113643981B (zh) 2021-07-29 2021-07-29 具有双金属控制栅的半浮栅晶体管的制造方法

Country Status (1)

Country Link
CN (1) CN113643981B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376711A (zh) * 2010-08-16 2012-03-14 苏州东微半导体有限公司 半导体存储器器件及其制造方法
CN103915439A (zh) * 2013-01-09 2014-07-09 苏州东微半导体有限公司 一种半导体器件及其制造方法
CN105097919A (zh) * 2014-05-14 2015-11-25 中芯国际集成电路制造(上海)有限公司 半浮栅晶体管结构及其制作方法
CN110470668A (zh) * 2019-09-11 2019-11-19 南京九川科学技术有限公司 一种病理组织切片的全视野成像装置和方法
CN112614841A (zh) * 2020-12-16 2021-04-06 上海华力微电子有限公司 分裂栅闪存单元
CN112908851A (zh) * 2019-12-03 2021-06-04 苏州东微半导体股份有限公司 半导体功率器件的制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376711A (zh) * 2010-08-16 2012-03-14 苏州东微半导体有限公司 半导体存储器器件及其制造方法
CN103915439A (zh) * 2013-01-09 2014-07-09 苏州东微半导体有限公司 一种半导体器件及其制造方法
CN105097919A (zh) * 2014-05-14 2015-11-25 中芯国际集成电路制造(上海)有限公司 半浮栅晶体管结构及其制作方法
CN110470668A (zh) * 2019-09-11 2019-11-19 南京九川科学技术有限公司 一种病理组织切片的全视野成像装置和方法
CN112908851A (zh) * 2019-12-03 2021-06-04 苏州东微半导体股份有限公司 半导体功率器件的制造方法
WO2021109160A1 (zh) * 2019-12-03 2021-06-10 苏州东微半导体有限公司 半导体功率器件的制造方法
CN112614841A (zh) * 2020-12-16 2021-04-06 上海华力微电子有限公司 分裂栅闪存单元

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
王玮: "新型隧穿晶体管及半浮栅动态存储器的设计与仿真", 《中国优秀硕士学位论文全文数据库》, pages 1 - 71 *

Also Published As

Publication number Publication date
CN113643981B (zh) 2024-06-11

Similar Documents

Publication Publication Date Title
US11217682B2 (en) Method for manufacturing semiconductor device having thinned fins
US9362418B2 (en) Semiconductor structures including bodies of semiconductor material and methods of forming same
US20230109273A1 (en) Method to fabricate uniform tunneling dielectric of embedded flash memory cell
KR20000052310A (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
US11968828B2 (en) Method of forming a semiconductor device with a dual gate dielectric layer having middle portion thinner than the edge portions
US20190148394A1 (en) Semiconductor device and method of manufacturing the same
CN108231561B (zh) 半导体装置的制造方法和半导体装置
US20160211250A1 (en) Semiconductor substrate arrangement, a semiconductor device, and a method for processing a semiconductor substrate
TW202006927A (zh) 基於兩個電晶體finfet的分離閘非揮發性浮閘快閃記憶體及製造方法
CN108807392B (zh) 快闪存储器及其制造方法
JP4445353B2 (ja) 直接トンネル型半導体記憶装置の製造方法
US20210257446A1 (en) Semiconductor device and fabrication method of the semiconductor device
US20230380171A1 (en) Trench gate high voltage transistor for embedded memory
US8026133B2 (en) Method of fabricating a semiconductor device with a non-uniform gate insulating film
US20100038702A1 (en) Nonvolatile memory device and methods of forming the same
KR100784868B1 (ko) 반도체 장치 및 그 제조 방법
US20190198681A1 (en) Semiconductor device and method of manufacturing the same
CN108257969B (zh) 半导体装置及其制造方法
US20050164456A1 (en) Method for fabricating an NROM memory cell array
CN111883537B (zh) 嵌入式镜像位sonos存储器的工艺方法
CN113643981B (zh) 具有双金属控制栅的半浮栅晶体管的制造方法
US10707225B2 (en) Semiconductor memory device and fabrication method thereof
CN111048513B (zh) 浮栅型闪存的制作方法
US7525148B2 (en) Nonvolatile memory device
EP4222743A1 (en) Split-gate, 2-bit non-volatile memory cell with erase gate disposed over word line gate, and method of making same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant