CN111048513B - 浮栅型闪存的制作方法 - Google Patents

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Abstract

本发明提供的浮栅型闪存的制作方法，包括提供半导体基底，半导体基底包括由控制栅线分隔的源极形成区和漏极形成区，对漏极形成区的半导体基底进行浅掺杂离子注入，再进行源极自对准刻蚀，去除位于相邻的控制栅线之间的场氧隔离中的场氧，并对半导体基底进行热氧化处理。由于浅掺杂注入的离子在热氧化处理过程中运动加剧，离子在漏极形成区中的分布的均匀性得到改善，可以使所述浮栅型闪存漏极的电流分布更均匀，从而使不同位线的电流分布收敛，阈值电压的分布也会收敛，在对浮栅型闪存进行编写时，阈值电压不容易受到干扰，从而改善浮栅型闪存编写的抗干扰能力。

Description

浮栅型闪存的制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及到一种浮栅型闪存的制作方法。
背景技术
闪存(Flash Memory)在断电情况下仍能保持所存储的数据信息，是一种非易失性(Non-Volatile)存储器。闪存在电擦除和重复编程时不需要特殊的高电压，以及具有制作成本低、存储密度大等特点，使其成为非易失性半导体存储技术的主流。其独特的性能使其广泛的运用于各个领域，包括嵌入式系统，如电信交换机、蜂窝电话、网络互连设备、仪器仪表和汽车器件，同时还包括新兴的语音、图像、数据存储器类产品。
随着半导体器件工艺的发展，对闪存器件的性能要求也越来越高。由于产品的关键尺寸开始缩小，浮栅型闪存也面临擦除编写以及读写的干扰等问题。例如，在闪存的编写过程中，相邻的位线容易受到当前编程操作的位线的影响，被弱编程，从而导致数据存储的失效。因此，需要增强闪存的抗干扰能力。
发明内容
本发明提供一种浮栅型闪存的制作方法，以解决在对浮栅型闪存进行编写时容易受到干扰的问题。
为解决上述问题，本发明提供一种浮栅型闪存的制作方法，包括：
提供半导体基底，所述半导体基底具有场氧隔离以及由所述场氧隔离限定出的多个有源区，每个所述有源区包括源极形成区以及分别位于所述源极形成区两侧的漏极形成区；
在所述半导体基底上形成多条控制栅线，每条所述控制栅线与各个所述有源区相交，且分隔所述源极形成区和所述漏极形成区；
对所述漏极形成区的半导体基底进行浅掺杂离子注入；
利用所述控制栅线作为对准依据，进行源极自对准刻蚀，去除位于相邻的所述控制栅线之间的所述场氧隔离中的场氧；以及
对所述半导体基底进行热氧化处理。
可选的，在形成所述控制栅线之前，还包括：
对应于每条所述控制栅线与各个所述有源区相交的区域，在所述半导体基底上形成栅极堆叠结构，所述栅极堆叠结构包括依次叠加形成的栅氧化层、浮栅以及极间介质层和控制栅，其中，所述控制栅线连接相应的控制栅。
可选的，所述极间介质层为ONO结构。
可选的，在进行所述源极自对准刻蚀之前，还包括：
在所述半导体基底上形成图形化的光刻胶层，使所述光刻胶层覆盖所述漏极形成区。
可选的，对所述半导体基底进行热氧化处理后，在所述控制栅线的侧壁形成了侧壁氧化层。
可选的，利用所述侧壁氧化层作为保护，对相邻所述控制栅线之间的半导体基底执行离子注入，使位于相邻所述控制栅线之间的源极形成区电连接。
可选的，在对所述漏极形成区的半导体基底进行所述浅掺杂离子注入之前，还包括：在所述源极形成区的半导体基底中形成P型注入区和N型注入区，所述P型注入区低于所述N型注入区。
可选的，所述热氧化工艺为干氧氧化工艺、湿氧氧化工艺、氢氧合成氧化工艺或掺氯氧化工艺。
本发明提供的浮栅型闪存的制作方法，包括提供半导体基底，所述半导体基底具有场氧隔离以及由所述场氧隔离限定出的多个有源区，每个所述有源区包括源极形成区和漏极形成区，控制栅线分隔所述源极形成区和所述漏极形成区，对所述漏极形成区的半导体基底进行浅掺杂离子注入，再利用所述控制栅线作为对准依据，进行源极自对准刻蚀，去除位于相邻的所述控制栅线之间的所述场氧隔离中的场氧，并对所述半导体基底进行热氧化处理。在热氧化处理过程中，由于浅掺杂注入的离子在热的作用下运动加剧，注入的离子在漏极形成区中的分布的均匀性得到改善，可以使所述浮栅型闪存漏极的电流分布更均匀，从而使不同位线的电流分布收敛，阈值电压的分布也会收敛，在对浮栅型闪存进行编写时，阈值电压不容易受到干扰，从而改善浮栅型闪存编写的抗干扰能力。
附图说明
图1为本发明实施例的浮栅型闪存的制作方法的流程示意图。
图2为利用本发明实施例的浮栅型闪存的制作方法制作浮栅型闪存的平面示意图。
图3a至图3c为图2沿AB线的剖面示意图。
图4a至图4c为图2沿CD线的剖面示意图。
附图标记说明：
110-源极形成区；120-漏极形成区；130-控制栅线；131-栅氧化层；132-浮栅；133-极间介质层；134-控制栅；135-侧壁氧化层；140-场氧隔离；141-场氧去除区。
具体实施方式
以下结合附图和具体实施例对本发明提出的浮栅型闪存的制作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本发明实施例的浮栅型闪存的制作方法的流程示意图。如图1所示，本发明一实施例中涉及一种浮栅型闪存的制作方法，包括：
提供半导体基底，所述半导体基底具有场氧隔离以及由所述场氧隔离限定出的多个有源区，每个所述有源区包括源极形成区以及分别位于所述源极形成区两侧的漏极形成区；
在所述半导体基底上形成多条控制栅线，每条所述控制栅线与各个所述有源区相交，且分隔所述源极形成区和所述漏极形成区；
对所述漏极形成区的半导体基底进行浅掺杂离子注入；
利用所述控制栅线作为对准依据，进行源极自对准刻蚀，去除位于相邻的所述控制栅线之间的所述场氧隔离中的场氧；以及
对所述半导体基底进行热氧化处理。
本实施例的浮栅型闪存的制作方法在对漏极形成区的半导体基底进行浅掺杂离子注入后，再执行热氧化处理，在热氧化处理过程中，漏极形成区中浅掺杂注入的离子在热的作用下运动加剧，从而离子在漏极形成区分布的均匀性得到改善，可以使所述浮栅型闪存漏极的电流分布更均匀，从而使不同位线的电流分布收敛，阈值电压的分布也会收敛，在对浮栅型闪存进行编写时，阈值电压不容易受到干扰，从而改善浮栅型闪存编写的抗干扰能力。
图2为利用本发明实施例的浮栅型闪存的制作方法制作浮栅型闪存的平面示意图。如图2所示，所述半导体基底包括场氧隔离140和由所述场氧隔离140限定的有源区(ActiveArea，AA)，其中，所述场氧隔离140包括填充于场氧隔离结构中的场氧，所述有源区包括源极形成区110和位于源极形成区110两侧的漏极形成区120，相邻所述源极形成区110和所述漏极形成区120由控制栅线130分隔。
本实施例中的半导体基底可以为硅基底。然而，在其它实施例中，半导体基底还可以为锗基底、硅锗基底、SOI(绝缘体上硅，Silicon On Insula tor)或GOI(绝缘体上锗，Germanium On Insulator)等，半导体基底中还可以根据设计需求注入一定的掺杂粒子以改变电学参数。
本实施例中，在形成控制栅线前，所述场氧隔离可以采用浅沟槽隔离(ShallowTrench Isolation，STI)工艺形成。具体的，浅沟槽隔离工艺可以包括：在半导体基底上形成垫氧化层(Pad Oxide)和硬掩膜层，所述硬掩膜层通常可以采用氮化硅，再蚀刻所述硬掩膜层、垫氧化层和半导体基底形成浅沟槽；之后采用热氧化工艺在浅沟槽的底部及侧壁形成衬氧化层(Liner Oxide)，并在所述衬氧化层上形成用于填充浅沟槽的绝缘层(场氧)；接着进行化学机械研磨(CMP)平坦化各结构表面，以所述硬掩膜层作为研磨终止层，留下平坦的表面，最后再将所述硬掩膜层和垫氧化层去除，形成浅沟槽场氧(场氧隔离)。
图3a至图3c为图2沿AB线的剖面示意图。如图3a所示，所述半导体基底还可以包括双深N阱区(DNW)、P型重掺杂阱区(HVPW)和调整阈值电压区(CVT)，所述P型重掺杂阱区覆盖所述双深N阱区，所述调整阈值电压区覆盖所述P型重掺杂阱区。
继续参考图3a，在形成所述控制栅线之前，所述浮栅型闪存的制作方法还可以包括：对应于每条所述控制栅线130与各个所述有源区(AA)相交的区域，在所述半导体基底上形成栅极堆叠结构，所述栅极堆叠结构包括依次叠加形成的栅氧化层131、浮栅132以及极间介质层133和控制栅134，其中，所述控制栅线连接相应的控制栅。
具体的，所述极间介质层为ONO(Oxide-Nitride-Oxide)结构。由于在对漏极形成区进行浅掺杂离子注入后需要对半导体基底进行热处理，以改善离子分布的均匀性，而与金属栅极相比，多晶硅材料的浮栅和控制栅对温度的忍受范围更大。因此，本实施例中，浮栅和控制栅的材料可以为多晶硅，以增大后续对浮栅型闪存进行热处理的工艺窗口。然而，在其它实施例中，本领域技术人员也可以采用金属等其它材料的浮栅和控制栅。
继续参考图3a，如图3a所示，在对所述漏极形成区的半导体基底进行所述浅掺杂离子注入之前，所述浮栅型闪存的制作方法还可以包括：在所述源极形成区110的半导体基底中形成P型注入区(SAS-P)和N型注入区(SAS-N)，所述P型注入区低于所述N型注入区。具体的，形成P型注入区和N型注入区可以采用源极自对准技术，可以利用栅极堆叠结构自身作为掩膜来对源极形成区进行离子注入，以减小栅极堆叠机构和源极形成区形成的源极之间的重叠部分，即达到高精度对准，提升闪存的高频特性。
如图3b所示，本实施例中，所述浮栅型闪存的制作方法包括对所述漏极形成区120的半导体基底进行浅掺杂离子注入，形成浅掺杂离子注入区(CLDD)。本实施例中，进行浅掺杂离子注入的区域还可以包括源极形成区，由于对半导体基底进行浅掺杂离子注入时，源极形成区已经形成有P型注入区和N型注入区，且N型注入区的深度大于浅掺杂离子注入的深度，故浅掺杂离子注入对源极形成区的影响不大。
图4a至图4c为图2沿CD线的剖面示意图。在进行所述源极自对准刻蚀之前，所述浮栅型闪存的制作方法还可以包括在所述半导体基底上形成图形化的光刻胶层，使所述光刻胶层覆盖所述漏极形成区，以免对漏极形成区和其之间的场氧隔离造成误蚀刻。如图4a所示，源极形成区110之间的场氧隔离140在刻蚀前表面与源极形成区110的表面可以齐平。
本实施例的浮栅型闪存的制作方法可以包括利用所述控制栅线130作为对准依据，进行源极自对准刻蚀，去除位于相邻的所述控制栅线之间的所述场氧隔离中的场氧。具体的，如图4b所示，在刻蚀去除源极形成区110之间的场氧隔离140的场氧后，在半导体基底上形成场氧去除区141。本实施例中，利用控制栅线作为对准依据进行源极自对准刻蚀，可以提高刻蚀的精度。
本实施例的浮栅型闪存的制作方法还可以包括对所述半导体基底进行热氧化处理。具体的，热氧化工艺可以为干氧氧化工艺、湿氧氧化工艺、氢氧合成氧化工艺或掺氯氧化工艺。其中，干氧氧化的氧化速率慢，得到的氧化硅结构致密、干燥(与光刻胶粘附性好)，掩蔽能力强；湿氧氧化的氧化速率快，氧化硅结构疏松，表面易有缺陷，与光刻胶粘附性不良，且氧化硅的质量主要取决于湿氧环境中氧气和水的比例；氢氧合成氧化的氧化机理与湿氧氧化类似，氧化硅质量取决于氢气和氧气的纯度，氧化速率取决于氢气和氧气的比例；掺氯氧化可以减少钠离子沾污，提高栅极堆叠结构侧壁的氧化硅/硅界面质量，常用的氯源为HCl(氯化氢)、TCE(三氯乙烯)、TCA(三氯乙酸)等。本领域技术人员可以根据不同浮栅型闪存的设计需要选用不同的热氧化工艺。
如图3c所示，对所述半导体基底进行热氧化处理后，在所述控制栅线130的侧壁形成了侧壁氧化层135。本实施例中，所述浮栅型闪存的制作方法还可以包括利用所述侧壁氧化层135作为保护，对相邻所述控制栅线之间的半导体基底执行离子注入，使位于相邻所述控制栅线之间的源极形成区电连接。具体的，如图4c所示，在源极形成区110之间的场氧去除区141进行离子注入，使得相邻的源极形成区110电连接形成源极行。
本实施例的浮栅型闪存的制作方法在对漏极形成区的半导体基底进行浅掺杂离子注入后，再执行热氧化处理，在热氧化处理过程中，浅掺杂注入的离子在热的作用下运动加剧，注入的离子在漏极形成区中的分布的均匀性得到改善，可以使所述浮栅型闪存漏极的电流分布更均匀，使不同位线的电流分布收敛，阈值电压的分布也会收敛，在对浮栅型闪存进行编写时，阈值电压不容易受到干扰，从而改善浮栅型闪存编写的抗干扰能力。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (8)

1.一种浮栅型闪存的制作方法，其特征在于，包括：
提供半导体基底，所述半导体基底具有场氧隔离以及由所述场氧隔离限定出的多个有源区，每个所述有源区包括源极形成区以及分别位于所述源极形成区两侧的漏极形成区；
在所述半导体基底上形成多条控制栅线，每条所述控制栅线与各个所述有源区相交，且分隔所述源极形成区和所述漏极形成区；
对所述漏极形成区的半导体基底进行浅掺杂离子注入；
利用所述控制栅线作为对准依据，进行源极自对准刻蚀，去除位于相邻的所述控制栅线之间的所述场氧隔离中的场氧；以及
对所述半导体基底进行热氧化处理；
对相邻所述控制栅线之间的半导体基底执行离子注入，使位于相邻所述控制栅线之间的源极形成区电连接。
2.如权利要求1所述的浮栅型闪存的制作方法，其特征在于，在形成所述控制栅线之前，还包括：
对应于每条所述控制栅线与各个所述有源区相交的区域，在所述半导体基底上形成栅极堆叠结构，所述栅极堆叠结构包括依次叠加形成的栅氧化层、浮栅以及极间介质层和控制栅，其中，所述控制栅线连接相应的控制栅。
3.如权利要求2所述的浮栅型闪存的制作方法，其特征在于，所述极间介质层为ONO结构。
4.如权利要求1所述的浮栅型闪存的制作方法，其特征在于，在进行所述源极自对准刻蚀之前，还包括：
在所述半导体基底上形成图形化的光刻胶层，使所述光刻胶层覆盖所述漏极形成区。
5.如权利要求1所述的浮栅型闪存的制作方法，其特征在于，对所述半导体基底进行热氧化处理后，在所述控制栅线的侧壁形成了侧壁氧化层。
6.如权利要求5所述的浮栅型闪存的制作方法，其特征在于，利用所述侧壁氧化层作为保护，对相邻所述控制栅线之间的半导体基底执行离子注入，使位于相邻所述控制栅线之间的源极形成区电连接。
7.如权利要求1所述的浮栅型闪存的制作方法，其特征在于，在对所述漏极形成区的半导体基底进行所述浅掺杂离子注入之前，还包括：在所述源极形成区的半导体基底中形成P型注入区和N型注入区，所述P型注入区低于所述N型注入区。
8.如权利要求1所述的浮栅型闪存的制作方法，其特征在于，所述热氧化处理采用的工艺为干氧氧化工艺、湿氧氧化工艺、氢氧合成氧化工艺或掺氯氧化工艺。
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* Cited by examiner, † Cited by third party
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101281870A (zh) * 2007-04-03 2008-10-08 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN107316867A (zh) * 2017-06-23 2017-11-03 武汉新芯集成电路制造有限公司 闪存存储阵列及其制造方法
CN109904164A (zh) * 2019-03-07 2019-06-18 上海华力微电子有限公司 掩膜版、闪存器件及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101281870A (zh) * 2007-04-03 2008-10-08 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN107316867A (zh) * 2017-06-23 2017-11-03 武汉新芯集成电路制造有限公司 闪存存储阵列及其制造方法
CN109904164A (zh) * 2019-03-07 2019-06-18 上海华力微电子有限公司 掩膜版、闪存器件及其制造方法

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