CN114927528A - 存储器结构及其形成方法 - Google Patents

Abstract

一种存储器结构及其形成方法，其中存储器结构包括：衬底，所述衬底包括第一区和第二区；位于所述第二区上的浮栅结构、以及位于所述浮栅结构上的擦除栅结构；位于所述衬底内的第一掺杂区；位于第一掺杂区内的源区；位于第一区上的源极多晶硅层，源极多晶硅层与源区相接触；位于所述第一区上的源极多晶硅层；位于所述第二区内的字线栅沟道区；位于所述第二区上的字线栅结构。由于源区是通过金属化的源极多晶硅层直接连出，进而可以大幅降低所述源区的寄生电阻。另外，所述字线栅结构的字线栅氧化层的厚度可大幅减小，提高了字线栅层对下方沟道的控制，可有效降低读操作时的字线电压，并降低读串扰的风险以及减小器件尺寸。

Description

存储器结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种存储器结构及其形成方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中，存储器是数字电路中的一个重要类型。而在存储器中，近年来快闪存储器(Flash Memory，简称闪存)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储信息，且具有集成度高、存储速度快、易于擦除和重写等优点，因此，在微机、自动化控制等多项领域得到了广泛的应用。

快闪存储器分为两种类型：叠栅(stack gate)快闪存储器和分栅(split gate)快闪存储器。叠栅快闪存储器具有浮栅和位于浮栅的上方的控制栅。叠栅快闪存储器存在过擦除的问题。与叠栅快闪存储器不同的是，分栅快闪存储器在浮栅的一侧形成作为擦除栅极的字线。分栅快闪存储器能有效的避免过擦除效应。

然而，现有的分栅快闪存储器的性能较差。

发明内容

本发明解决的技术问题是提供一种存储器结构及其形成方法，以提高存储器的性能。

为解决上述问题，本发明提供一种存储器结构，包括：衬底，所述衬底包括第一区、以及位于所述第一区两侧的第二区，且所述第一区与所述第二区邻接；位于所述第二区上的浮栅结构、以及位于所述浮栅结构上的擦除栅结构；位于所述衬底内的第一掺杂区，所述第一掺杂区位于部分所述第二区内，且横跨所述第一区，所述第一掺杂区内具有第一离子；位于所述第一掺杂区内的源区，所述源区内具有第二离子，所述第一离子与所述第二离子的电学类型不同；位于所述第一区上的源极多晶硅层，所述源极多晶硅层与所述源区相接触；位于所述第二区内的字线栅沟道区；位于所述第二区上的字线栅结构，所述字线栅结构位于所述浮栅结构和所述擦除栅结构的一侧，所述字线栅结构包括字线栅氧化层、以及位于所述字线栅氧化层上的字线栅层。

可选的，所述浮栅结构包括：浮栅介质层、位于所述浮栅介质层上的浮栅层。

可选的，所述擦除栅结构包括：擦除栅介质层、位于所述擦除栅介质层上的擦除栅层。

可选的，所述擦除栅介质层为单层结构或多层结构。

可选的，当所述擦除栅介质层为多层结构时，所述擦除栅介质层包括：第一氧化硅层、位于所述第一氧化硅层上的氮化硅层、以及位于所述氮化硅层上的第二氧化硅层。

可选的，所述擦除栅结构还包括：位于所述擦除栅层侧壁的补偿擦除栅层。

可选的，还包括：位于所述擦除栅结构和所述浮栅结构的侧壁的第二侧墙，所述第二侧墙位于所述第一区上。

可选的，所述字线栅沟道区内具有第三离子，所述第三离子与所述第一离子的电学类型相同。

可选的，所述源极多晶硅层的材料包括：多晶硅。

可选的，还包括：位于所述擦除栅结构和所述浮栅结构侧壁的第三侧墙，所述第三侧墙位于所述第二区上。

可选的，所述字线栅层的材料包括：多晶硅。

相应的，本发明技术方案中还提供了一种存储器结构的形成方法，包括：提供衬底，所述衬底包括第一区、以及位于所述第一区两侧的第二区，且所述第一区与所述第二区邻接；在所述第二区上形成浮栅结构、以及位于所述浮栅结构上的擦除栅结构；在所述衬底内形成第一掺杂区，所述第一掺杂区位于部分所述第二区内，且横跨所述第一区，所述第一掺杂区内具有第一离子；在所述第一掺杂区内形成源区，所述源区内具有第二离子，所述第一离子与所述第二离子的电学类型不同；在所述第一区上形成源极多晶硅层，所述源极多晶硅层与所述源区相接触；在所述第二区内形成字线栅沟道区；在所述第二区上形成字线栅结构，所述字线栅结构位于所述浮栅结构和所述擦除栅结构的一侧，所述字线栅结构包括字线栅氧化层、以及位于所述字线栅氧化层上的字线栅层。

可选的，在所述第二区上形成浮栅结构、以及位于所述浮栅结构上的擦除栅结构的方法包括：在所述衬底上形成浮栅结构材料膜；在所述浮栅结构材料膜上形成擦除栅结构材料膜；在所述擦除栅结构材料膜上形成第一掩膜层，所述第一掩膜层内具有暴露出部分所述擦除栅结构材料膜顶部表面的掩膜开口；在所述掩膜开口的侧壁形成第一侧墙；以所述第一掩膜层和所述第一侧墙为掩膜，刻蚀所述擦除栅结构材料膜和所述浮栅结构材料膜，直至暴露出所述衬底的表面为止，形成初始擦除栅结构和初始浮栅结构；在形成所述初始擦除栅结构和所述初始浮栅结构之后，去除所述第一掩膜层；以所述第一侧墙为掩膜，刻蚀所述初始擦除栅结构和所述初始浮栅结构，直至暴露出所述衬底的表面为止，形成所述擦除栅结构和所述浮栅结构。

可选的，所述浮栅结构材料膜包括：浮栅介质材料膜、位于所述浮栅介质材料膜上的浮栅材料膜。

可选的，所述擦除栅结构材料膜包括：擦除栅介质材料膜、位于所述擦除栅介质材料膜上的擦除栅材料膜。

可选的，所述擦除栅介质材料膜为单层结构或多层结构。

可选的，当所述擦除栅介质材料膜为多层结构时，所述擦除栅介质材料膜包括：第一氧化硅膜、位于所述第一氧化硅膜上的氮化硅膜、以及位于所述氮化硅膜上的第二氧化硅膜。

可选的，所述初始擦除栅结构的形成方法包括：以所述第一掩膜层和所述第一侧墙为掩膜，刻蚀所述擦除栅材料膜、第二氧化硅膜和氮化硅膜，直至暴露所述第一氧化硅膜的表面为止；在暴露出的所述擦除栅材料膜、第二氧化硅膜和氮化硅膜侧壁形成补偿擦除栅层；在形成所述补偿擦除栅层之后，以所述第一掩膜层、第一侧墙以及补偿擦除栅层为掩膜，刻蚀所述第一氧化硅膜，直至暴露出所述浮栅结构材料膜的表面为止，形成所述初始擦除栅结构。

可选的，所述第一掺杂区的形成方法包括：在形成所述第一侧墙之前，以所述第一掩膜层为掩膜，对所述衬底进行所述第一离子的注入处理，形成所述第一掺杂区。

可选的，在形成所述初始擦除栅结构和所述初始浮栅结构之后，还包括：在所述初始擦除栅结构和所述初始浮栅结构的侧壁形成第二侧墙，所述第二侧墙位于所述第一区上。

可选的，所述源区的形成方法包括：以所述第一掩膜层、第一侧墙以及第二侧墙为掩膜，对所述第一区进行所述第二离子的注入处理，形成所述源区，且源区位于所述第一掺杂区内。

可选的，所述字线栅沟道区的形成方法包括：以所述第一侧墙和所述源极多晶硅层为掩膜，对所述第二区进行第三离子的注入处理，形成所述字线栅沟道区，所述第三离子与所述第一离子的电学类型相同。

可选的，在形成所述擦除栅结构和所述浮栅结构之后还包括：在所述擦除栅结构、浮栅结构以及第一侧墙的侧壁形成第三侧墙，所述第三侧墙位于所述第二区上。

可选的，所述字线栅层的材料包括：多晶硅。

与现有技术相比，本发明的技术方案具有以下优点：

在本发明技术方案的存储器结构中，由于所述源区不是同通过纵向的未金属化的所述衬底接出，而是通过金属化的所述源极多晶硅层直接连出，进而可以大幅降低所述源区的寄生电阻。由于具有专门的擦除栅结构，使得所述字线栅结构在擦写读操作过程中不需要承受高压，因此所述字线栅结构的字线栅氧化层的厚度可大幅减小，提高了字线栅层对下方沟道的控制，可有效降低读操作时的字线电压，并降低读串扰的风险，同时字线栅结构的字线栅氧化层的厚度减小也能够有效减小器件结构的尺寸。另外，由于所述浮栅结构的侧壁可以与所述源区耦合，因此不需要通过增加所述浮栅结构横向的尺寸来提高耦合率，进一步的减小器件结构的尺寸。

在本发明技术方案的存储器结构的形成方法中，由于形成的所述源区不是同通过纵向的未金属化的所述衬底接出，而是通过金属化的所述源极多晶硅层直接连出，进而可以大幅降低所述源区的寄生电阻，同时还可以避免纵横网格性的ACT图形，降低工艺难度。由于具有专门的擦除栅结构，使得所述字线栅结构在擦写读操作过程中不需要承受高压，因此所述字线栅结构的字线栅氧化层的厚度可大幅减小，提高了字线栅层对下方沟道的控制，可有效降低读操作时的字线电压，并降低读串扰的风险，同时字线栅结构的字线栅氧化层的厚度减小也能够有效减小器件结构的尺寸。另外，由于所述浮栅结构的侧壁可以与所述源区耦合，因此不需要通过增加所述浮栅结构横向的尺寸来提高耦合率，进一步的减小器件结构的尺寸。

附图说明

图1是一种快闪存储器的剖面示意图；

图2至图14是本发明实施例中存储器结构及其形成方法各步骤结构示意图。

具体实施方式

正如背景技术所述，现有的分栅快闪存储器的性能较差。以下将结合附图进行具体说明。

图1是一种快闪存储器的剖面示意图。

请参考图1，一种快闪存储器，包括：衬底100，所述衬底100包括擦除区A和浮栅区B，所述浮栅区B与所述擦除区A邻接且位于所述擦除区A两侧；位于所述擦除区A上的擦除栅结构130；分别位于所述浮栅区B上的浮栅结构120；位于浮栅结构120一侧的字线栅结构140，所述浮栅结构120位于所述擦除栅结构130和所述字线栅结构140之间；位于所述擦除区A内的源区110；位于所述衬底100内的位线结构150，且所述位线结构150位于所述字线栅结构140一侧。

为增加编程时所述源区110对所述浮栅结构120的耦合电压，一种方法是提高所述浮栅结构120与所述源区110的耦合面积，从而提高所述浮栅结构120与所述源区110的耦合率。在进行编程操作时，由于耦合率高，所述浮栅结构120上产生较高的耦合电压，更多热电子被吸引到所述浮栅结构120 上，从而实现对所述浮栅结构120进行编程。

然而，上述快闪存储器的结构中，浮栅沟道区域占所述浮栅结构120尺寸的一半左右；而位于所述源区110上方的所述浮栅结构120用于电压的耦合作用。为了提高编程时所述浮栅结构120具有较高的电压，要保证所述源区110与所述浮栅结构120重叠区域具有较大的尺寸，从而导致整个快闪存储器的尺寸较大，不符合半导体器件微小化的趋势。另外，所述源区110是同通过纵向的未金属化的所述衬底200接出，使得源区110的寄生电阻较大。

在此基础上，本发明提供一种存储器结构及其形成方法，由于形成的所述源区不是同通过纵向的未金属化的所述衬底接出，而是通过金属化的所述源极多晶硅层直接连出，进而可以大幅降低所述源区的寄生电阻，同时还可以避免纵横网格性的ACT图形，降低工艺难度。另外，所述字线栅结构的字线栅氧化层的厚度可大幅减小，提高了字线栅层对下方沟道的控制，可有效降低读操作时的字线电压，并降低读串扰的风险以及减小器件尺寸。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。

图2至图14是本发明实施例中存储器结构及其形成方法各步骤结构示意图。

请参考图2，提供衬底200，所述衬底200包括第一区A、以及位于所述第一区A两侧的第二区B，且所述第一区A与所述第二区B邻接。

在本实施例中，所述衬底200的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟；在其他实施例中，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。

在提供所述衬底200之后，还包括：在所述第二区B上形成浮栅结构、以及位于所述浮栅结构上的擦除栅结构；在所述衬底200内形成第一掺杂区，所述第一掺杂区位于部分所述第二区B内，且横跨所述第一区A，所述第一掺杂区内具有第一离子；在所述第一掺杂区内形成源区，所述源区内具有第二离子，所述第一离子与所述第二离子的电学类型不同；在所述第一区A上形成源极多晶硅层。具体形成过程请参考图3至图11。

请参考图3，在所述衬底200上形成浮栅结构材料膜201；在所述浮栅结构材料膜201上形成擦除栅结构材料膜202。

在本实施例中，所述浮栅结构材料膜201用于为后续形成所述浮栅结构提供材料；所述擦除栅结构材料膜202用于为后续形成所述擦除栅结构提供材料。

在本实施例中，所述浮栅结构材料膜201包括：浮栅介质材料膜、位于所述浮栅介质材料膜上的浮栅材料膜(未标示)。

所述浮栅介质材料膜的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。在本实施例中，所述浮栅介质材料膜的材料为氧化硅。

在本实施例中，所述浮栅材料膜的材料采用多晶硅。

在本实施例中，所述浮栅介质材料膜的厚度为90埃；所述浮栅材料膜的厚度为300埃。

在本实施例中，所述擦除栅结构材料膜202包括：擦除栅介质材料膜、位于所述擦除栅介质材料膜上的擦除栅材料膜(未标示)。

所述擦除栅介质材料膜为单层结构或多层结构。在本实施例中，所述擦除栅介质材料膜为多层结构，所述擦除栅介质材料膜包括：第一氧化硅膜、位于所述第一氧化硅膜上的氮化硅膜、以及位于所述氮化硅膜上的第二氧化硅膜。

在本实施例中，所述擦除栅材料膜的材料采用多晶硅。

在本实施例中，所述第一氧化硅膜的厚度为120埃；所述氮化硅膜的厚度为60埃；所述第二氧化硅膜的厚度为300埃；所述擦除栅材料膜的厚度为 300埃。

请参考图4，在所述擦除栅结构材料膜202上形成第一掩膜层203，所述第一掩膜层203内具有暴露出部分所述擦除栅结构材料膜202顶部表面的掩膜开口204。

在本实施例在，所述第一掩膜层203用于定义后续形成的掺杂区的位置和尺寸。

在本实施例中，所述第一掩膜层203的材料采用氮化硅。

请参考图5，所述第一掩膜层203为掩膜，对所述衬底200进行第一离子的注入处理，形成所述第一掺杂区205。

在本实施例中，所述第一掺杂区205位于部分所述第二区B内，且横跨所述第一区A。

在本实施例中，所述第一离子为P型离子。

请参考图6，在形成所述第一掺杂区205之后，在所述掩膜开口204的侧壁形成第一侧墙206。

在本实施例中，所述第一侧墙206用于定义后形成的所述浮栅结构和所述擦除栅结构的位置和尺寸。

在本实施例中，所述第一侧墙206的材料与所述第一掩膜层203的材料不同；所述第一侧墙206的材料采用氧化硅。

请参考图7，以所述第一掩膜层203和所述第一侧墙206为掩膜，刻蚀所述擦除栅结构材料膜202和所述浮栅结构材料膜201，直至暴露出所述衬底 200的表面为止，形成初始擦除栅结构207和初始浮栅结构208。

在本实施例中，所述初始擦除栅结构207的形成方法包括：以所述第一掩膜层203和所述第一侧墙206为掩膜，刻蚀所述擦除栅材料膜、第二氧化硅膜和氮化硅膜，直至暴露所述第一氧化硅膜的表面为止；在暴露出的所述擦除栅材料膜、第二氧化硅膜和氮化硅膜侧壁形成补偿擦除栅层209；在形成所述补偿擦除栅层209之后，以所述第一掩膜层203、第一侧墙206以及补偿擦除栅层209为掩膜，刻蚀所述第一氧化硅膜，直至暴露出所述浮栅结构材料膜201的表面为止，形成所述初始擦除栅结构207。

请参考图8，在形成所述初始擦除栅结构207和所述初始浮栅结构208之后，在所述初始擦除栅结构207和所述初始浮栅结构208的侧壁形成第二侧墙210，所述第二侧墙210位于所述第一区A上。

在本实施例中，所述第二侧墙210的材料采用氧化硅。

请参考图9，在形成所述第二侧墙210之后，以所述第一掩膜层203、第一侧墙206以及第二侧墙210为掩膜，对所述第一区A进行第二离子的注入处理，在所述第一区A内形成源区211，所述第二离子与所述第一离子的电学类型不同。

在本实施例中，所述源区211位于所述第一掺杂区205内。

在本实施例中，所述第二离子采用N离子。

在本实施例中，用于所述第二离子与所述第一离子的电学类型不同，因此，在所述源区211和所述第一掺杂区205的交界面处会形成PN结。

请参考图10，在形成所述源区211之后，在所述第一区A上形成源极多晶硅层212。

在本实施例中，所述源极多晶硅层212的形成方法包括：在所述第一区A 上、以及所述第一掩膜层203和所述第一侧墙206上形成第一掺杂区导电材料层(未图示)；对所述源漏导电材料层进行平坦化处理，直至暴露出所述第一掩膜层203和所述第一侧墙206的顶部表面为止，形成所述源极多晶硅层212。

在本实施例中，所述源极多晶硅层212与所述源区211相接触。

在本实施例中，所述源极多晶硅层212的材料采用多晶硅。

在本实施例中，所述第一掺杂区导电材料层的形成工艺采用外延生长工艺。

在本实施例中，所述平坦化处理的工艺采用化学机械研磨工艺。

请继续参考图10，在形成所述源极多晶硅层212之后，还包括：对所述源极多晶硅层212的顶部表面进行氧化处理，形成保护层213。

请参考图11，在形成所述源极多晶硅层212之后，去除所述第一掩膜层203；以所述第一侧墙206为掩膜，刻蚀所述初始擦除栅结构207和所述初始浮栅结构208，直至暴露出所述衬底200的表面为止，形成所述擦除栅结构 214和所述浮栅结构215。

在本实施例中，其中N型掺杂的所述源区211与所述浮栅结构215在沟道方向部分重叠，使编程操作时所述源区211的高压可耦合到所述浮栅结构 215中。

请参考图12，在形成所述擦除栅结构214和所述浮栅结构215之后，在所述第二区B内形成字线栅沟道区216。

在本实施例中，所述字线栅沟道区216的形成方法包括：以所述第一侧墙206和所述源极多晶硅层212为掩膜，对所述第二区B进行第三离子的注入处理，形成所述字线栅沟道区216，所述第三离子与所述第一离子的电学类型相同。

在本实施例中，所述第三离子为P型离子。

请参考图13，在形成所述擦除栅结构214和所述浮栅结构215之后还包括：在所述擦除栅结构214、浮栅结构215以及第一侧墙206的侧壁形成第三侧墙217，所述第三侧墙217位于所述第二区B上。

在本实施例中，所述第三侧墙217的材料采用氧化硅。

请参考图14，在形成所述字线栅沟道区216之后，在所述第二区B上形成字线栅结构218，所述字线栅结构218位于所述浮栅结构215和所述擦除栅结构214的一侧，所述字线栅结构218包括字线栅氧化层218a、以及位于所述字线栅氧化层2018a上的字线栅层218b。

在本实施例中，由于形成的所述源区211不是同通过纵向的未金属化的所述衬底200接出，而是通过金属化的所述源极多晶硅层212直接连出，进而可以大幅降低所述源区211的寄生电阻，同时还可以避免纵横网格性的ACT 图形，降低工艺难度。由于具有专门的擦除栅结构214，使得所述字线栅结构 218在擦写读操作过程中不需要承受高压，因此所述字线栅结构218的字线栅氧化层218a的厚度可大幅减小，提高了字线栅层218b对下方沟道的控制，可有效降低读操作时的字线电压，并降低读串扰的风险，同时字线栅结构218 的字线栅氧化层218a的厚度减小也能够有效减小器件结构的尺寸。另外，由于所述浮栅结构215的侧壁可以与所述源区211耦合，因此不需要通过增加所述浮栅结构215横向的尺寸来提高耦合率，进一步的减小器件结构的尺寸。

在本实施例中，所述字线栅层218b的材料采用多晶硅。

请继续参考图14，在形成所述字线栅结构218之后，在所述字线栅结构 218的侧壁形成第四侧墙219；以所述字线栅结构218和所述第四侧墙219为掩膜，向所述第二区B内注入第四离子，在所述字线栅沟道区216内形成第二掺杂区220。

在本实施例中，所述第四离子与所述第三离子的电学类型不同，所述第四离子为N型离子。

相应的，本发明的实施例中还提供了一种存储器结构，请继续参考图14，包括：衬底200，所述衬底200包括第一区A、以及位于所述第一区A两侧的第二区B，且所述第一区A与所述第二区B邻接；位于所述第二区B上的浮栅结构215、以及位于所述浮栅结构215上的擦除栅结构214；位于所述衬底200内的第一掺杂区205，所述第一掺杂区205位于部分所述第二区B内，且横跨所述第一区A，所述第一掺杂区内具有第一离子；位于所述第一掺杂区205内的源区211，所述源区211内具有第二离子，所述第一离子与所述第二离子的电学类型不同；位于所述第一区A上的源极多晶硅层212，所述源极多晶硅层212与所述源区211相接触；位于所述第二区B内的字线栅沟道区216；位于所述第二区B上的字线栅结构218，所述字线栅结构218位于所述浮栅结构215和所述擦除栅结构214的一侧，所述字线栅结构218包括字线栅氧化层218a、以及位于所述字线栅氧化层2018a上的字线栅层218b。

在本实施例中，由于所述源区211不是同通过纵向的未金属化的所述衬底200接出，而是通过金属化的所述源极多晶硅层212直接连出，进而可以大幅降低所述源区211的寄生电阻。由于具有专门的擦除栅结构214，使得所述字线栅结构218在擦写读操作过程中不需要承受高压，因此所述字线栅结构218的字线栅氧化层218a的厚度可大幅减小，提高了字线栅层218b对下方沟道的控制，可有效降低读操作时的字线电压，并降低读串扰的风险，同时字线栅结构218的字线栅氧化层218a的厚度减小也能够有效减小器件结构的尺寸。另外，由于所述浮栅结构215的侧壁可以与所述源区211耦合，因此不需要通过增加所述浮栅结构215横向的尺寸来提高耦合率，进一步的减小器件结构的尺寸。

在本实施例中，所述浮栅结构215包括：浮栅介质层、位于所述浮栅介质层上的浮栅层(未标示)。

在本实施例中，所述擦除栅结构214包括：擦除栅介质层、位于所述擦除栅介质层上的擦除栅层(未标示)。

所述擦除栅介质层为单层结构或多层结构。在本实施例中，所述擦除栅介质层为多层结构，所述擦除栅介质层包括：第一氧化硅层、位于所述第一氧化硅层上的氮化硅层、以及位于所述氮化硅层上的第二氧化硅层。

在本实施例中，所述擦除栅结构214还包括：位于所述擦除栅层侧壁的补偿擦除栅层209。

在本实施例中，还包括：位于所述擦除栅结构214和所述浮栅结构215 的侧壁的第二侧墙210，所述第二侧墙210位于所述第一区A上。

在本实施例中，所述第一掺杂区205内具有第一离子；所述存储器结构还包括：位于所述第一区A内的源区211，所述源区211内具有第二离子，所述第二离子与所述第一离子的电学类型不同。

在本实施例中，所述字线栅沟道区216内具有第三离子，所述第三离子与所述第一离子的电学类型相同。

在本实施例中，所述源极多晶硅层212的材料采用多晶硅。

在本实施例中，还包括：位于所述擦除栅结构214和所述浮栅结构215 侧壁的第三侧墙217，所述第三侧墙217位于所述第二区B上。

在本实施例中，所述字线栅层218b的材料采用多晶硅。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (24)

1.一种存储器结构，其特征在于，包括：

衬底，所述衬底包括第一区、以及位于所述第一区两侧的第二区，且所述第一区与所述第二区邻接；

位于所述第二区上的浮栅结构、以及位于所述浮栅结构上的擦除栅结构；

位于所述衬底内的第一掺杂区，所述第一掺杂区位于部分所述第二区内，且横跨所述第一区，所述第一掺杂区内具有第一离子；

位于所述第一掺杂区内的源区，所述源区内具有第二离子，所述第一离子与所述第二离子的电学类型不同；

位于所述第一区上的源极多晶硅层，所述源极多晶硅层与所述源区相接触；

位于所述第二区内的字线栅沟道区；

位于所述第二区上的字线栅结构，所述字线栅结构位于所述浮栅结构和所述擦除栅结构的一侧，所述字线栅结构包括字线栅氧化层、以及位于所述字线栅氧化层上的字线栅层。

2.如权利要求1所述的存储器结构，其特征在于，所述浮栅结构包括：浮栅介质层、位于所述浮栅介质层上的浮栅层。

3.如权利要求1所述的存储器结构，其特征在于，所述擦除栅结构包括：擦除栅介质层、位于所述擦除栅介质层上的擦除栅层。

4.如权利要求3所述的存储器结构，其特征在于，所述擦除栅介质层为单层结构或多层结构。

5.如权利要求4所述的存储器结构，其特征在于，当所述擦除栅介质层为多层结构时，所述擦除栅介质层包括：第一氧化硅层、位于所述第一氧化硅层上的氮化硅层、以及位于所述氮化硅层上的第二氧化硅层。

6.如权利要求4所述的存储器结构，其特征在于，所述擦除栅结构还包括：位于所述擦除栅层侧壁的补偿擦除栅层。

7.如权利要求1所述的存储器结构，其特征在于，还包括：位于所述擦除栅结构和所述浮栅结构的侧壁的第二侧墙，所述第二侧墙位于所述第一区上。

8.如权利要求1所述的存储器结构，其特征在于，所述字线栅沟道区内具有第三离子，所述第三离子与所述第一离子的电学类型相同。

9.如权利要求1所述的存储器结构，其特征在于，所述源极多晶硅层的材料包括：多晶硅。

10.如权利要求1所述的存储器结构，其特征在于，还包括：位于所述擦除栅结构和所述浮栅结构侧壁的第三侧墙，所述第三侧墙位于所述第二区上。

11.如权利要求1所述的存储器结构，其特征在于，所述字线栅层的材料包括：多晶硅。

12.一种存储器结构的形成方法，其特征在于，包括：

提供衬底，所述衬底包括第一区、以及位于所述第一区两侧的第二区，且所述第一区与所述第二区邻接；

在所述第二区上形成浮栅结构、以及位于所述浮栅结构上的擦除栅结构；

在所述衬底内形成第一掺杂区，所述第一掺杂区位于部分所述第二区内，且横跨所述第一区，所述第一掺杂区内具有第一离子；

在所述第一掺杂区内形成源区，所述源区内具有第二离子，所述第一离子与所述第二离子的电学类型不同；

在所述第一区上形成源极多晶硅层，所述源极多晶硅层与所述源区相接触；

在所述第二区内形成字线栅沟道区；

在所述第二区上形成字线栅结构，所述字线栅结构位于所述浮栅结构和所述擦除栅结构的一侧，所述字线栅结构包括字线栅氧化层、以及位于所述字线栅氧化层上的字线栅层。

13.如权利要求12所述的存储器结构的形成方法，其特征在于，在所述第二区上形成浮栅结构、以及位于所述浮栅结构上的擦除栅结构的方法包括：在所述衬底上形成浮栅结构材料膜；在所述浮栅结构材料膜上形成擦除栅结构材料膜；在所述擦除栅结构材料膜上形成第一掩膜层，所述第一掩膜层内具有暴露出部分所述擦除栅结构材料膜顶部表面的掩膜开口；在所述掩膜开口的侧壁形成第一侧墙；以所述第一掩膜层和所述第一侧墙为掩膜，刻蚀所述擦除栅结构材料膜和所述浮栅结构材料膜，直至暴露出所述衬底的表面为止，形成初始擦除栅结构和初始浮栅结构；在形成所述初始擦除栅结构和所述初始浮栅结构之后，去除所述第一掩膜层；以所述第一侧墙为掩膜，刻蚀所述初始擦除栅结构和所述初始浮栅结构，直至暴露出所述衬底的表面为止，形成所述擦除栅结构和所述浮栅结构。

14.如权利要求13所述的存储器结构的形成方法，其特征在于，所述浮栅结构材料膜包括：浮栅介质材料膜、位于所述浮栅介质材料膜上的浮栅材料膜。

15.如权利要求13所述的存储器结构的形成方法，其特征在于，所述擦除栅结构材料膜包括：擦除栅介质材料膜、位于所述擦除栅介质材料膜上的擦除栅材料膜。

16.如权利要求15所述的存储器结构的形成方法，其特征在于，所述擦除栅介质材料膜为单层结构或多层结构。

17.如权利要求16所述的存储器结构的形成方法，其特征在于，当所述擦除栅介质材料膜为多层结构时，所述擦除栅介质材料膜包括：第一氧化硅膜、位于所述第一氧化硅膜上的氮化硅膜、以及位于所述氮化硅膜上的第二氧化硅膜。

18.如权利要求17所述的存储器结构的形成方法，其特征在于，所述初始擦除栅结构的形成方法包括：以所述第一掩膜层和所述第一侧墙为掩膜，刻蚀所述擦除栅材料膜、第二氧化硅膜和氮化硅膜，直至暴露所述第一氧化硅膜的表面为止；在暴露出的所述擦除栅材料膜、第二氧化硅膜和氮化硅膜侧壁形成补偿擦除栅层；在形成所述补偿擦除栅层之后，以所述第一掩膜层、第一侧墙以及补偿擦除栅层为掩膜，刻蚀所述第一氧化硅膜，直至暴露出所述浮栅结构材料膜的表面为止，形成所述初始擦除栅结构。

19.如权利要求13所述的存储器结构的形成方法，其特征在于，所述第一掺杂区的形成方法包括：在形成所述第一侧墙之前，以所述第一掩膜层为掩膜，对所述衬底进行所述第一离子的注入处理，形成所述第一掺杂区。

20.如权利要求19所述的存储器结构的形成方法，其特征在于，在形成所述初始擦除栅结构和所述初始浮栅结构之后，还包括：在所述初始擦除栅结构和所述初始浮栅结构的侧壁形成第二侧墙，所述第二侧墙位于所述第一区上。

21.如权利要求20所述的存储器结构的形成方法，其特征在于，所述源区的形成方法包括：以所述第一掩膜层、第一侧墙以及第二侧墙为掩膜，对所述第一区进行所述第二离子的注入处理，形成所述源区，且源区位于所述第一掺杂区内。

22.如权利要求19所述的存储器结构的形成方法，其特征在于，所述字线栅沟道区的形成方法包括：以所述第一侧墙和所述源极多晶硅层为掩膜，对所述第二区进行第三离子的注入处理，形成所述字线栅沟道区，所述第三离子与所述第一离子的电学类型相同。

23.如权利要求13所述的存储器结构的形成方法，其特征在于，在形成所述擦除栅结构和所述浮栅结构之后还包括：在所述擦除栅结构、浮栅结构以及第一侧墙的侧壁形成第三侧墙，所述第三侧墙位于所述第二区上。

24.如权利要求13所述的存储器结构的形成方法，其特征在于，所述字线栅层的材料包括：多晶硅。

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