KR20080069481A - 매몰형 스플릿 게이트를 구비한 불휘발성 메모리소자 및 그제조방법 - Google Patents
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Abstract
매몰형 스플릿 게이트를 구비한 불휘발성 메모리소자 및 그 제조방법을 개시한다. 불휘발성 메모리소자의 제조방법은 반도체 기판에 서로 이격된 트렌치들을 형성하고, 상기 트렌치들 및 상기 반도체 기판상에 제1절연막을 형성한다. 상기 트렌치들에 각각 매몰형 플로팅 게이트들을 형성하고, 상기 반도체 기판과 상기 플로팅 게이트상에 제2절연막을 형성한다. 상기 각 플로팅 게이트와 적어도 일부분 오버랩되도록, 상기 플로팅 게이트와 상기 반도체 기판상에 콘트롤 게이트를 형성한다. 상기 반도체 기판으로 불순물을 이온주입하여 상기 트렌치사이의 반도체 기판에 제1불순물 영역을 형성하고, 상기 제1불순물 영역과 이격배치되는 제2불순물 영역들을 상기 반도체 기판에 형성한다. 상기 제1불순물 영역은 상기 각 플로팅 게이트의 측면과 상기 제2절연막을 사이에 두고 오버랩되도록 형성되고, 상기 각 제2불순물 영역은 상기 각 콘트롤 게이트와 부분적으로 오버랩되도록 형성된다.
Description
도 1은 종래의 스플릿 게이트를 구비한 불휘발성 메모리소자의 단면도이다.
도 2는 본 발명의 실시예에 따른 매몰형 스플릿 게이트를 구비한 불휘발성 메모리소자의 평면도이다.
도 3은 도 2의 IIIB-IIIB 선에 따른 불휘발성 메모리소자의 단면도이다.
도 4a 내지 도 4g는 도 3의 불휘발성 메모리소자의 제조방법을 설명하기 위한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
210 : 트렌치 220 : 채널이온 주입층
230 : 커플링 절연막 240 : 매몰형 플로팅 게이트
250 : 터널링 절연막 260 : 콘트롤 게이트
270 : 소오스 영역 280 : 드레인 영역
본 발명은 불휘발성 메모리소자에 관한 것으로서, 보다 구체적으로는 매몰형 스플릿 게이트를 구비한 불휘발성 메모리소자 및 그 제조방법에 관한 것이다.
불휘발성 메모리소자는 전기적으로 데이터의 소거 및 프로그램이 가능하고, 전원이 공급되지 않더라고 저장된 데이터의 데이터 보존이 가능하므로, 휴대전화, 메모리 카드 등에 응용되고 있다. 불휘발성 메모리소자중 플래쉬 메모리소자는 플로팅 게이트상에 콘트롤 게이트가 적층되어 있는 적층 게이트형 메모리소자와 플로팅 게이트와 콘트롤 게이트가 분리된 스플릿 게이트형 메모리소자로 분류된다.
도 1은 종래의 스플릿 게이트형 불휘발성 메모리소자의 단면도를 도시한 것이다. 도 1을 참조하면, 반도체 기판(100)의 액티브 영역상에 게이트 절연막(110)이 형성되고, 상기 게이트 절연막(110)상에는 서로 이격되어 플로팅 게이트들(120)이 형성되며, 상기 플로팅 게이트들(120)을 덮도록 터널링 절연막(130)이 형성된다. 상기 터널링 절연막(130)상에는 콘트롤 게이트들(140)이 형성되되, 그의 일측이 상기 플로팅 게이트(120)과 부분적으로 오버랩되도록 형성된다. 상기 플로팅 게이트들(120)사이의 상기 반도체 기판(100)의 액티브 영역에는 소오스 영역(150)이 상기 각 플로팅 게이트(120)와 부분적으로 오버랩되도록 형성된다. 드레인 영역(160)이 상기 소오스 영역(150)과 이격되어 상기 반도체 기판(100)의 액티브 영역에 형성되어, 상기 콘트롤 게이트(140)의 타측과 부분적으로 오버랩되도록 형성된다.
상기 불휘발성 메모리소자는 전기적으로 고립된 구조를 갖는 플로팅 게이트(120)로의 전자 주입(프로그램) 및 소거에 따라 메모리셀의 전류가 변하는 성질 을 이용하여 정보를 저장한다. 예를 들어, 데이터의 프로그램은 채널영역의 열전자를 이용한 HEI(hot electron injection) 방식으로 이루어지고, 데이터의 소거는 상기 플로팅 게이트(120)와 상기 콘트롤 게이트(140)사이의 터널링 절연막(130)을 통한 F-N(Fowler-nordheim) 터널링 방식을 이용한다.
상기 불휘발성 메모리소자의 프로그램/소거 특성은 상기 플로팅 게이트(120)에 커플링되는 전압의 크기에 따라 결정된다. 상기 플로팅 게이트(120), 게이트 절연막(110) 및 상기 소오스 영역(150)에 의해 제1캐패시터가 형성되고, 상기 플로팅 게이트(120), 상기 터널링 절연막(130) 및 상기 콘트롤 게이트(140)에 의해 제2캐패시터가 형성되고, 상기 플로팅 게이트(120), 상기 게이트 절연막(110) 및 상기 반도체 기판(110)에 의해 제3캐패시터가 각각 형성된다. 상기 제1캐패시터, 제2캐패시터 및 제3캐패시터의 캐패시턴스를 각각 C1, C2, C3 라 하고, 총 캐패시턴스(Ct)를 Ct=C1+C2+C3 라 하면, 프로그램시 상기 소오스 영역(150)에 인가되는 전압에 대하여 C1/Ct 의 비율로 상기 플로팅 게이트(120)에 커플링된다.
따라서, 상기 제1캐패시터의 캐패시턴스(C1)가 큰 값을 가지면 상기 플로팅 게이트(120)에 상대적으로 높은 커플링 전압이 걸리게 되므로, 상기 소오스 영역(150)에 낮은 전압이 인가되더라도 프로그램동작을 안정적으로 수행할 수 있게 된다. 상기 캐패시턴스(C1)의 값을 증가시키기 위해서는 상기 소오스 영역(150)과 상기 플로팅 게이트(120)이 오버랩되는 면적이 증가하여야 한다. 또한 소거시에도 상기 플로팅 게이트(120)와 상기 소오스 영역(150)간의 오버랩 면적이 증가하면 할수록 상기 플로팅 게이트(120)와 상기 콘트롤 게이트(140)간에 높은 전압차가 유지 되어 상기 플로팅 게이트(120)로부터 상기 콘트롤 게이트(140)로의 FN 터널링이 용이하게 일어난다.
그러나, 종래의 불휘발성 메모리소자는 프로그램/소거 동작특성을 향상시키기 위하여 상기 플로팅 게이트(120)와 상기 소오스 영역(150)간의 오버랩면적을 증가시키게 되면, 상기 소오스 영역(150)과 상기 드레인 영역(160)간의 거리가 감소하게 되고, 단채널효과가 발생하게 된다. 그러므로, 상기 플로팅 게이트(120)와 상기 소오스 영역(150)간의 오버랩 면적을 증가시키는 데에는 한계가 있으며, 소자를 고집적시키는 데에도 한계가 있다.
또한, 상기 플로팅 게이트(120)와 상기 소오스 영역(150)간의 오버랩 면적이 감소하게 되면 커플링비에 따른 프로그램/소거불량이 발생하게 된다. 또한, 상기 플로팅 게이트(120)가 포토공정에 의해 형성되므로, 상기 액티브 영역과 상기 플로팅 게이트(120)간에 미스얼라인이 발생하게 되고, 이에 따라 기수/우수 셀의 프로그램/소거특성이 미스매칭된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 플로팅 게이트와 소오스 영역간의 오버랩 면적을 증가시켜 프로그램/소거특성을 향상시킴과 동시에 플로팅 게이트간 미스얼라인에 의한 미스매칭 현상을 방지할 수 있는 매몰형 스플릿 게이트를 구비한 불휘발성 메모리소자 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위한 본 발명의 일 견지에 따른 불휘발성 메모리소자의 제조방법은 다음과 같다. 먼저, 반도체 기판에 서로 이격된 트렌치들을 형성하고, 상기 트렌치들 및 상기 반도체 기판상에 제1절연막을 형성한다. 상기 트렌치들에 각각 매몰형 플로팅 게이트들을 형성하고, 상기 기판과 상기 플로팅 게이트상에 제2절연막을 형성한다. 상기 각 플로팅 게이트와 적어도 일부분 오버랩되도록, 상기 플로팅 게이트와 상기 반도체 기판상에 콘트롤 게이트를 형성한다. 상기 반도체 기판으로 불순물을 이온주입하여 상기 트렌치사이의 반도체 기판에 제1불순물 영역을 형성하고, 상기 제1불순물 영역과 이격배치되는 제2불순물 영역들을 상기 반도체 기판에 형성한다. 상기 제1불순물 영역은 상기 각 플로팅 게이트의 측면과 상기 제2절연막을 사이에 두고 오버랩되도록 형성되고, 상기 각 제2불순물 영역은 상기 각 콘트롤 게이트와 부분적으로 오버랩되도록 형성된다.
상기 불휘발성 메모리소자는 상기 트렌치 형성공정 및 제1절연막 형성공정사이에, 상기 기판으로 채널이온을 주입하여 상기 제1 및 제2불순물 영역사이의 상기 콘트롤 게이트 하부 및 상기 트렌치의 측면 및 저면의 상기 기판에 채널이온 주입층을 형성하는 것을 더 포함할 수 있다. 또한 상기 트렌치를 형성하는 단계 전에, 상기 기판상에 제3절연막을 형성하는 단계 및 상기 트렌치를 형성하는 단계 후에, 상기 제3절연막을 제거하는 단계를 더 포함할 수 있다. 상기 제3절연막은 산화공정을 통해 형성된 산화막을 포함할 수 있다. 게다가, 상기 콘트롤 게이트 형성단계후에, 상기 콘트롤 게이트의 측벽에 게이트 스페이서를 형성하는 단계를 더 포함할 수 있다.
상기 플로팅 게이트를 형성하는 단계는 상기 기판상에 폴리실리콘막을 증착 하고, 상기 폴리실리콘막을 CMP 공정을 통해 식각하는 것을 포함할 수 있다. 상기 제2절연막을 형성하는 단계는, 상기 기판상의 제1절연막을 제거하여 상기 반도체 기판을 노출시키고, 상기 노출된 반도체 기판 및 상기 플로팅 게이트의 노출된 상면에 제2절연막을 형성하는 것을 포함할 수 있다. 상기 제1절연막과 상기 제2절연막은 산화공정을 통해 형성된 산화막을 포함할 수 있다. 상기 콘트롤 게이트는 상기 제1 및 제2불순물 영역 형성공정시 이온주입용 마스크로 작용하여 상기 제1 및 제2불순물 영역이 셀프얼라인되어 형성될 수 있다.
또한, 본 발명의 다른 견지에 따른 불휘발성 메모리소자는 반도체 기판, 상기 반도체 기판에 서로 이격배치되는 트렌치들 및 상기 트렌치들에 각각 매립된 플로팅 게이트들을 포함한다. 제1불순물 영역이 상기 플로팅 게이트들사이의 상기 반도체 기판에 형성되어 상기 플로팅 게이트와 각각 오버랩된다. 제2불순물 영역들이 상기 제1불순물 영역과 이격되어 상기 반도체 기판에 형성된다. 상기 트렌치내의 상기 플로팅 게이트를 고립시켜 주도록 상기 반도체 기판, 상기 트렌치 및 상기 플로팅 게이트상에 절연막이 형성된다. 상기 절연막상에 콘트롤 게이트가 형성된다. 상기 콘트롤 게이트의 일측은 상기 플로팅 게이트와 상기 절연막을 사이에 두고 적어도 일부분은 오버랩되고, 타측은 상기 제2불순물 영역들과 상기 절연막을 사이에 두고 부분적으로 오버랩된다.
상기 불휘발성 메모리소자는 상기 제1 및 제2불순물 영역사이의 상기 콘트롤 게이트 하부 및 상기 트렌치의 저면 및 측면의 상기 기판에 형성된 채널이온 주입층을 더 포함할 수 있다.
상기 절연막은 상기 기판 및 상기 플로팅 게이트사이에 형성된 커플링 절연막, 상기 기판과 상기 콘트롤 게이트사이에 형성된 게이트 절연막 및 상기 플로팅 게이트와 상기 콘트롤 게이트사이에 형성된 터널링 절연막을 구비하며, 상기 게이트 절연막, 커플링 절연막 및 터널링 절연막은 산화막을 포함할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2는 본 발명의 일 실시예에 따른 불휘발성 메모리소자의 평면도이다. 도 3은 본 발명의 일 실시예에 따른 불휘발성 메모리소자의 단면도이다. 도 3은 도 2의 IIIb-IIIb 선에 따른 불휘발성 메모리소자의 단면도이다. 도 2 및 도 3을 참조하면, 반도체 기판(200)은 소자분리막(미도시)에 의해 한정되는 액티브 영역을 구비한다. 상기 반도체 기판(200)의 액티브 영역에 서로 이격되어 1쌍의 트렌치(210)가 배열된다. 상기 트렌치(210)내에 커플링 절연막(230)이 형성된다. 상기 트렌치(210)내의 상기 커플렝 절연막(230)상에 플로팅 게이트(240)가 각각 배열된다. 상기 트렌치들(210) 사이의 액티브 영역에 소오스 영역(270)이 형성되되, 상기 커플링 절연막(230)을 사이에 두고 상기 플로팅 게이트(240)의 측면과 오버랩되도록 형성된다. 상기 트렌치(210)와 각각 이격되어 상기 액티브 영역에 1쌍의 드레인 영역(280)이 형성된다.
상기 플로팅 게이트(240)와 상기 반도체 기판(200)의 상면에 터널링 절연막(250)이 형성된다. 콘트롤 게이트(260)가 상기 드레인 영역(280)과 상기 플로팅 게이트(240)사이의 채널영역에 대응하는 상기 터널링 절연막(250)상에 형성되되, 상기 터널링 절연막(250)을 사이에 두고 상기 플로팅 게이트(240)와 오버랩되도록 형성된다. 상기 콘트롤 게이트(260)의 측벽에 게이트 스페이서(290)가 형성되어, 일부가 상기 드레인 영역(280)과 오버랩되고 다른 일부는 상기 소오스 영역(270)과 오버랩된다. 상기 터널링 절연막(250)중 상기 콘트롤 게이트(260)와 상기 채널영역사이의 부분은 게이트 절연막으로 작용한다.
상기 플로팅 게이트(240), 상기 드레인 영역(280) 및 상기 콘트롤 게이트(260)는 일 방향으로 나란하게 배열된다. 상기 소오스 영역(270)은 공통 소오스로 작용하여 상기 1쌍의 플로팅 게이트(240)사이에 상기 일방향과 교차하도록 길게 연장 배열된다. 상기 소오스 영역(270) 및 상기 드레인 영역(280)사이의 상기 콘트롤 게이트(260) 하부 및 상기 트렌치(210)의 저면 및 측면의 반도체 기판에 채널이온 주입층(220)이 형성된다.
도 2에는 상기 콘트롤 게이트(260)와 상기 드레인 영역(280)이 부분적으로 오버랩되도록 형성되었으나, 도 3에서와 같이 상기 콘트롤 게이트(260)와 상기 드레인 영역(280)이 오버랩되지 않도록 형성될 수도 있다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 불휘발성 메모리소자의 제조방 법을 도시한 것이다. 도 4a를 참조하면, 반도체 기판(200)에 통상적인 소자분리막 형성공정을 통해 액티브 영역을 한정하는 소자분리막(미도시)을 형성한다. 상기 반도체 기판(200)의 액티브 영역을 식각하여 1쌍의 트렌치(210)를 형성한다. 상기 트렌치(210)의 깊이는 상기 트렌치(210)내에 형성되는 플로팅 게이트의 커플링 전압에 관계하는 상기 플로팅 게이트와 소오스 영역간의 오버랩 면적을 고려하여 정해진다. 상기 트렌치(210) 및 상기 반도체 기판(200)의 액티브 영역상에 절연막(215)을 형성한다. 상기 절연막(215)은 산화공정을 통해 형성된 산화막을 포함할 수 있다.
도 4b를 참조하면, 상기 반도체 기판(200)의 상기 액티브 영역으로 상기 기판과 반대 도전형을 갖는 불순물(225)을 이온주입하여 채널이온 주입층(220)을 형성한다. 상기 채널이온 주입층(220)은 상기 트렌치(210)의 측면 및 저면 그리고 반도체 기판의 표면에 형성될 수 있다. 도 4c를 참조하면, 상기 절연막(215)을 제거하여 상기 트렌치(210) 및 상기 액티브 영역을 노출시켜 준다. 상기 절연막(215)은 습식 식각공정을 통해 제거할 수 있다. 도 4d를 참조하면, 상기 노출된 트렌치(210) 및 상기 반도체 기판(200)의 액티브 영역상에 커플링 절연막(230)을 형성한다. 상기 커플링 절연막(230)은 산화공정을 통해 형성된 산화막을 포함할 수 있다.
도 4e를 참조하면, 상기 커플링 절연막(230)상에 게이트 전극물질을 증착한 다음 식각하여 상기 트랜치(210)내의 상기 커플링 절연막(230)상에 플로팅 게이트(240)를 형성한다. 상기 게이트 전극물질은 폴리실리콘막을 포함할 수 있다. 상 기 폴리실리콘막은 CMP공정 등을 통해 식각되어, 상기 플로팅 게이트(240)가 상기 트렌치(210)내에 매립되도록 형성된다.
도 4f를 참조하면, 상기 기판(200)의 상기 액티브 영역의 상면 및 플로팅 게이트(240)의 상면에 터널링 절연막(250)을 형성한다. 먼저, 상기 트렌치(210)를 제외한 상기 액티브 영역상에 형성된 상기 커플링 절연막(230)을 제거하여 상기 액티브 영역의 상기 반도체 기판(200)을 노출시키고, 상기 노출된 반도체 기판(200) 및 상기 노출된 플로팅 게이트(240)상에 터널링 절연막(250)을 산화공정을 통해 형성할 수 있다. 상기 커플링 절연막(230)은 습식 식각공정을 통해 제거할 수 있다. 상기 터널링 절연막(250)은 산화공정에 의해 형성된 산화막을 포함할 수 있다. 이어서, 상기 터널링 절연막(250) 상에 게이트 전극물질을 증착한 다음 건식식각하여 콘트롤 게이트(260)를 형성한다. 상기 콘트롤 게이트(260)는 폴리실리콘막을 포함할 수 있다. 상기 콘트롤 게이트(260)의 일측은 상기 플로팅 게이트(240)와는 상기 터널링 절연막(250)을 사이에 두고 완전히 오버랩되도록 형성된다. 상기 콘트롤 게이트(260)의 일측은 상기 플로팅 게이트(240)와 부분적으로 오버랩될 수도 있다.
도 4g를 참조하면, 상기 콘트롤 게이트(260)를 이온주입용 마스크로 이용하여 상기 반도체 기판(200)과 반대 도전형을 갖는 불순물을 이온주입하여 소오스 영역(270) 및 드레인 영역(280)을 형성한다. 상기 소오스 영역(270) 및 드레인 영역(280)은 상기 콘트롤 게이트(260)에 셀프얼라인되어 형성된다.
도 3과 같이, 상기 콘트롤 게이트(260)의 측벽에 게이트 스페이서(290)를 더 형성할 수도 있다. 상기 게이트 스페이서(290)는 질화막을 포함할 수도 있다.
이상에서 자세히 설명한 바와 같이, 본 발명의 불휘발성 메모리소자 및 그 제조방법에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 트렌치내에 플로팅 게이트를 매몰구조로 형성하여 줌으로써 상기 플로팅 게이트와 액티브 영역간의 미스얼라인을 방지할 수 있으며, 기수/우수 셀간의 프로그램/소거특성의 미스매칭을 방지할 수 있다.
둘째, 상기 매몰형 플로팅 게이트의 측면과 상기 소오스 영역이 오버랩되어 상기 플로팅 게이트와 상기 소오스 영역의 오버랩 면적을 증가시켜 줄 수 있으며, 이에 따라 큰 커플링비를 확보할 수 있어 소자의 프로그램/소거 특성을 향상시켜 줄 수 있다.
셋째, 상기 소오스 영역과 상기 드레인 영역간의 거리를 감소시키지 않고 상기 플로팅 게이트와 상기 소오스 영역의 오버랩 면적을 충분히 확보할 수 있으므로, 단채널효과를 방지할 수 있는 고집적 소자의 제작이 가능하다.
넷째, 상기 플로팅 게이트의 측면 및 저면을 둘러싸도록 채널이온 주입층이 배열되므로, 소자의 크기 축소(scale down)시 펀치스루 등을 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (13)
- 반도체 기판에 서로 이격된 트렌치들을 형성하는 단계;상기 트렌치들 및 상기 반도체 기판상에 제1절연막을 형성하는 단계;상기 트렌치들에 각각 매몰형 플로팅 게이트들을 형성하는 단계;상기 기판 및 상기 플로팅 게이트들상에 제2절연막을 형성하는 단계;상기 각 플로팅 게이트와 적어도 일부분 오버랩되도록, 상기 플로팅 게이트들과 상기 반도체 기판상에 콘트롤 게이트를 형성하는 단계;상기 반도체 기판으로 불순물을 이온주입하여 상기 트렌치사이의 반도체 기판에 제1불순물 영역을 형성하고, 상기 제1불순물 영역과 이격배치되는 제2불순물 영역들을 상기 반도체 기판에 형성하되, 상기 제1불순물 영역은 상기 각 플로팅 게이트의 측면과 상기 제2절연막을 사이에 두고 오버랩되도록 형성되고, 상기 각 제2불순물 영역들은 상기 각 콘트롤 게이트와 부분적으로 오버랩되도록 형성되는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서, 상기 트렌치 형성단계 및 제1절연막 형성단계사이에, 상기 기판으로 채널이온을 주입하여 상기 제1 및 제2불순물 영역사이의 상기 콘트롤 게이트 하부 및 상기 트렌치의 측면 및 저면의 상기 기판에 채널이온 주입층을 형성하는 것을 더 포함하는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서, 상기 트렌치를 형성하는 단계 전에, 상기 기판상에 제3절연막을 형성하는 단계 및 상기 트렌치를 형성하는 단계 후에, 상기 제3절연막을 제거하는 단계를 더 포함하는 것을 불휘발성 메모리소자.
- 제3항에 있어서, 상기 제3절연막은 산화공정을 통해 형성된 산화막을 포함하는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서, 상기 플로팅 게이트를 형성하는 단계는 상기 기판상에 폴리실리콘막을 증착하고, 상기 폴리실리콘막을 CMP 공정을 통해 식각하는 것을 포함하는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서, 상기 제2절연막을 형성하는 단계는, 상기 기판상의 제1절연막을 제거하여 상기 반도체 기판을 노출시키고, 상기 노출된 반도체 기판 및 상기 플로팅 게이트의 노출된 상면에 제2절연막을 형성하는 포함하는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
- 제6항에 있어서, 상기 제1절연막과 상기 제2절연막은 산화공정을 통해 형성된 산화막을 포함하는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서, 상기 콘트롤 게이트는 상기 제1 및 제2불순물 영역 형성공 정시 이온주입용 마스크로 작용하여 상기 제1 및 제2불순물 영역이 셀프얼라인되어 형성되는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서, 상기 콘트롤 게이트 형성단계후에, 상기 콘트롤 게이트의 측벽에 게이트 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
- 반도체 기판;상기 반도체 기판에 서로 이격배치되는 트렌치들;상기 트렌치들에 각각 매립된 플로팅 게이트들;상기 플로팅 게이트들사이의 상기 반도체 기판에 형성되되, 상기 플로팅 게이트들의 측면과 오버랩되도록 형성된 제1불순물 영역;상기 제1불순물 영역과 이격되어 상기 반도체 기판에 형성되는 제2불순물 영역들;상기 트렌치내의 상기 플로팅 게이트를 고립시켜 주도록 상기 반도체 기판, 상기 트렌치 및 상기 플로팅 게이트상에 형성된 절연막;상기 절연막상에 형성되되, 일측이 상기 플로팅 게이트와 상기 절연막을 사이에 두고 완전히 오버랩되고, 타측은 상기 제2불순물 영역들과 상기 절연막을 사이에 두고 부분적으로 오버랩되도록 형성된 콘트롤 게이트들을 포함하는 불휘발성 메모리소자.
- 제10항에 있어서, 상기 제1 및 제2불순물 영역사이의 상기 콘트롤 게이트 하부 및 상기 트렌치의 저면 및 측면의 상기 기판에 형성된 채널이온 주입층을 더 포함하는 것을 특징으로 하는 불휘발성 메모리소자.
- 제10항에서, 상기 절연막은 상기 기판과 상기 플로팅 게이트사이에 형성된 커플링 절연막, 상기 기판 및 상기 플로팅 게이트들상에 형성된 터널링 절연막 및 상기 콘트롤 게이트와 상기 플로팅 게이트사이에 형성된 게이트 절연막을 구비하는 것을 특징으로 하는 불휘발성 메모리소자.
- 제12항에 있어서, 상기 게이트 절연막, 커플링 절연막 및 터널링 절연막은 산화막을 포함하는 것을 특징으로 하는 불휘발성 메모리소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070007248A KR20080069481A (ko) | 2007-01-23 | 2007-01-23 | 매몰형 스플릿 게이트를 구비한 불휘발성 메모리소자 및 그제조방법 |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080069481A true KR20080069481A (ko) | 2008-07-28 |
Family
ID=39822703
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| KR (1) | KR20080069481A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101777520B (zh) * | 2010-01-28 | 2013-06-26 | 上海宏力半导体制造有限公司 | 分栅型埋入式浮栅的非易失性存储器的制造方法 |
| CN105826273A (zh) * | 2016-05-11 | 2016-08-03 | 上海华虹宏力半导体制造有限公司 | 闪存器件及其制造方法 |
| JP2021509774A (ja) * | 2018-01-05 | 2021-04-01 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 専用トレンチ内に浮遊ゲートを有する不揮発性メモリセル |
-
2007
- 2007-01-23 KR KR1020070007248A patent/KR20080069481A/ko not_active Application Discontinuation
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