JP4332278B2 - 不揮発性メモリの製造方法 - Google Patents
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Description
【０００１】
本発明は、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリ等の不揮発性メモリの製造方法に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば次のような文献に記載されるものがあった。
文献：特開平５−３１５６２２号公報
【０００３】
図２は、前記文献に開示された従来の不揮発性メモリの構成図である。
この不揮発性メモリは、ｐ型のシリコン基板１に所定の深さで正方形の溝が設けられている。正方形の溝の側壁と底面には絶縁膜２が形成され、この絶縁膜２の底面の中央部には貫通孔２ａが設けられている。更に、絶縁膜２の側壁部分上に、溝の中央に向かって制御ゲート電極３、ゲート間絶縁膜４、浮遊ゲート電極５、及び絶縁膜６が順次形成され、この絶縁膜６の内部にドレイン引き出し電極７が埋め込まれている。
【０００４】
貫通孔２ａの下側のシリコン基板１には、浮遊ゲート電極５の下まで及ぶようにドレイン領域８が形成されている。また、シリコン基板１の溝の周囲の表面部分にソース領域９が設けられている。
このような不揮発性メモリでは、絶縁膜２の浮遊ゲート電極５の端面とシリコン基板１に挟まれた部分が、トンネル酸化膜２ｘとして使用される。また、絶縁膜２の制御ゲート電極３と接する部分が、ゲート絶縁膜２ｙとして使用される。そして、シリコン基板１の溝底中央部分から、この溝に沿ってシリコン基板１の表面まで放射状にチャネルＣが形成される。
【０００５】
メモリへのデータの書き込みは、ソース領域９を０Ｖとし、ドレイン領域８及び制御ゲート電極３に正電圧を印加して電流を流し、ドレイン領域８の近傍で発生した熱電子を、トンネル酸化膜２ｘを通して浮遊ゲート電極５に注入させる。また、データの消去は、制御ゲート電極３を０Ｖとし、ドレイン領域８に正電圧を印加して浮遊ゲート電極５から電子を引き抜くことによって行う。
【０００６】
一方、データの読み出しは、ドレイン領域８とソース領域９間に電圧を印加し、流れる電流の大小を判定することによって行う。即ち、浮遊ゲート電極５に電子が注入された状態では、この浮遊ゲート電極５の下側の溝底面は、制御ゲート電極３の正電界が低減されてチャネルが形成されず、流れる電流は小さい。これに対し、浮遊ゲート電極５に電子が注入されていない状態では、制御ゲート電極３の正電界がこの浮遊ゲート電極５の下側にあるシリコン基板１に加わり、チャネルが形成されて大きな電流が流れる。
【０００７】
前記文献によれば、このような構造の不揮発性メモリでは、溝底面に形成された絶縁膜２の一部をトンネル酸化膜２ｘとして使用できる。また、浮遊ゲート・制御ゲート間絶縁膜は、溝側壁上に積層された絶縁体膜の内の浮遊ゲート電極５と制御ゲート電極３とに挟まれている絶縁体膜で構成できる。このため、カップリング比を大きくできるので、効率の良い書き込み・消去特性が得られ、かつ電源電圧低減などの効果も期待できると記載されている。
【０００８】
しかしながら、従来の不揮発性メモリの製造方法では、次のような課題があった。
即ち、ドレイン領域８と浮遊ゲート電極５との間のトンネル酸化膜２ｘは、メモリセル形成用の溝底部の中央に形成される。このため、薄い筒状に形成された浮遊ゲート電極５の端部と、ドレイン領域８との間で非常に精密な位置合わせが必要になり、一定の位置精度を保つためには、浮遊ゲート電極５の厚さを一定値以上に設定する必要があった。更に、各メモリセルのトンネル酸化膜２ｘは、平面上に配置されるので、メモリの集積度の向上には限界があった。
【０００９】
本発明は、前記従来技術が持っていた課題を解決し、集積度が高く、かつ特性の良い不揮発性メモリの製造方法を提供するものである。
【００１０】
前記課題を解決するために、本発明の内の第１の発明は、不揮発性メモリの製造方法において、シリコン基板の表面上に開口部を有する第１のマスクパターンを形成する工程と、前記第１のマスクパターンをエッチング用のマスクとして前記シリコン基板の前記表面にエッチングを行うことにより、前記シリコン基板に格子状の溝を形成する工程と、前記溝及び前記第１のマスクパターンの前記開口部に素子分離絶縁膜を埋め込む工程と、前記第１のマスクパターンを除去して前記シリコン基板の前記表面を露出させる工程と、露出した前記シリコン基板の前記表面上に絶縁膜を形成する工程と、前記絶縁膜にエッチングを行うことにより、前記素子分離絶縁膜の突起部の周囲に前記絶縁膜で構成される第２のマスクパターンを自己整合的に形成する工程と、前記第２のマスクパターンと前記素子分離絶縁膜の前記突起部とをエッチング用のマスクとして前記シリコン基板の前記表面をエッチングすることにより、前記シリコン基板に凹部を形成する工程と、第１のイオンを前記凹部の底部に注入する工程と、注入された前記第１のイオンを熱拡散させることにより、前記凹部と前記素子分離絶縁膜との間に規定されるアクティブ領域の下部にソース領域を形成する工程と、前記第２のマスクパターンと前記素子分離絶縁膜の前記突起部とをエッチングにより除去して前記アクティブ領域の上部を露出させる工程と、前記第１のイオンと同型の第２のイオンを露出した前記アクティブ領域の上部に注入することにより、前記アクティブ領域の前記上部にドレイン領域を形成する工程と、前記凹部の側部にゲート絶縁膜を介して浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極が形成された前記凹部の前記側部にゲート間絶縁膜を介して制御ゲート電極を形成する工程とを有することを特徴とする。
【００１２】
第２の発明は、第１の発明の不揮発性メモリの製造方法において、前記絶縁膜は、窒化膜であることを特徴とする。
【００１４】
第３の発明は、第１又は第２の発明において、前記浮遊ゲート電極の厚さは、０．０５μｍから０．２μｍであることを特徴とする。
【００１６】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す不揮発性メモリの構成図である。
この不揮発性メモリは、ｐ型のシリコン基板１０上に、各メモリセルを分離するための素子分離絶縁膜１１が格子状に埋め込まれている。素子分離絶縁膜１１で分離された各領域には、この素子分離絶縁膜１１の側面にシリコン基板１０の一部であるｐ型シリコンによるアクティブ領域１２が形成されている。アクティブ領域１２の下部、即ちシリコン基板１０側は、高濃度のｎ＋イオンが注入された共通ソース領域１３となっている。また、アクティブ領域１２の上部は、ｎイオンが注入されたドレイン領域１４となっており、これらの共通ソース領域１３、アクティブ領域１２、及びドレイン領域１４によって、記憶用のトランジスタのチャネルが構成されている。
【００１７】
素子分離絶縁膜１１の側面に接触して形成された四角い筒状のアクティブ領域１２、共通ソース領域１３、及びドレイン領域１４の内側の底面及び側面には、それぞれ絶縁膜１５及びゲート絶縁膜１６が形成されている。
０筒状に形成されたゲート絶縁膜１６の内側には、導電性のポリシリコンによる浮遊ゲート電極１７が形成され、更にこの浮遊ゲート電極１７の内側にゲート間絶縁膜１８を介して制御ゲート電極１９が形成されている。
【００１８】
図３（１）〜（９）は、図１の不揮発性メモリの製造方法を示す工程図である。この不揮発性メモリは、次のような工程１〜工程１０で製造される。
【００１９】
（１） 工程１
ｐ型のシリコン基板１０の表面に窒化膜を成膜し、パターニングによって矩形の島状パターンが縦横に整然と配置された窒化膜によるマスクパターンＭ１を形成する。
（２） 工程２
マスクパターンＭ１をエッチング用のマスクとして、ドライエッチング等によってシリコン基板１０をエッチングする。これにより、例えば、幅０．１〜０．２μｍ、深さ０．３〜１μｍ程度の溝１０ａが格子状に形成される。
【００２０】
（３） 工程３
ＣＶＤ（Chemical Vapour Deposition）により酸化膜を成膜し、エッチバックすることで溝１０ａの中に素子分離絶縁膜１１を埋め込む。
（４） 工程４
マスクパターンＭ１を除去し、その表面に窒化膜を成膜する。そして、異方性エッチングにより、素子分離絶縁膜１１の上部の突起部の周囲に、窒化膜で構成されるマスクパターンＭ２を自己整合的に形成する。
【００２１】
（５） 工程５
マスクパターンＭ２と素子分離絶縁膜１１をマスクとして、ドライエッチング等によってシリコン基板１０をエッチングする。この結果、素子分離絶縁膜１１の側面で、マスクパターンＭ２の下側部分にアクティブ領域１２となるｐ型シリコンが残り、その内側には凹部１０ｂが形成される。
【００２２】
（６） 工程６
アクティブ領域１２の表面、即ち凹部１０ｂの内部壁面に窒化膜によるイオン注入用のマスクパターンＭ３を形成し、その後、シリコン基板１０の上方から砒素、燐等の高濃度のｎ＋イオンを注入し、共通ソース領域１３を形成する。イオン注入のドーズ量及びエネルギーは、素子分離絶縁膜１１で分離された隣接するアクティブ領域１２が、共通ソース領域１３で接続されるように、寸法や形成熱処理温度等を考慮して、適切な条件を設定する。このイオン注入によって、注入されたドーパント不純物が２次元的に拡散され、マスクパターンＭ３の下部のシリコン基板領域から回り込んで、図に示すように、アクティブ領域１２の下部にも共通ソース領域１３が形成される。
【００２３】
（７） 工程７
エッチバックやＣＭＰ等により、マスクパターンＭ２全部と素子分離絶縁膜１１の上部を除去する。そして、砒素、燐等のｎイオンを注入し、アクティブ領域１２の上部にドレイン領域１４を形成する。
（８） 工程８
マスクパターンＭ３を除去し、その後、熱酸化またはＣＶＤ成膜及びエッチバック等により、凹部１０ｂの底部に絶縁膜１５を形成すると共に、この凹部１０ｂの内側側面に膜厚３〜２０ｎｍ程度のゲート絶縁膜１６を形成する。更に、ｎ＋ポリシリコンの成膜及び異方性エッチングを行い、ゲート絶縁膜１６の内側表面に、ｎ＋ポリシリコンによる浮遊ゲート電極１７を形成する。浮遊ゲート電極１７の厚さは、０．０５〜０．２μｍ程度とする。
【００２４】
（９） 工程９
浮遊ゲート電極１７の内側表面に、酸化膜と窒化膜の積層膜等によるゲート間絶縁膜１８を形成し、中央の凹部にｎ＋ポリシリコンを埋め込んで、制御ゲート電極１９を形成する。
（１０） 工程１０
その後、周知の従来技術により、各ドレイン領域１４及び各制御ゲート電極１９に対する配線等を行い、メモリが完成する。
このような不揮発性メモリの動作原理は、従来の不揮発性メモリの動作と同様である。
【００２５】
即ち、各メモリセルへのデータ書き込みは、浮遊ゲート電極１７への電子の注入、及び引き抜きによって行われる。例えば、“１”を書き込む場合、制御ゲート電極１９及びドレイン領域１４に正電圧を印加し、このドレイン領域１４から共通ソース領域１３へ電流を流し、熱電子を浮遊ゲート電極１７に注入する。また、“０”を書き込む場合、共通ソース領域１３に正電圧を印加して、浮遊ゲート電極１７上の電子を引き抜く。
データの読み出しは、浮遊ゲート電極１７上の電子の有無によるソース・ドレイン間の閾値電圧の相違を利用して行う。
【００２６】
以上のように、この第１の実施形態の不揮発性メモリは、各メモリセルのアクティブ領域１２及び浮遊ゲート電極１７を、シリコン基板１０に対して垂直方向に対向するように設けている。これにより、アクティブ領域１２と浮遊ゲート電極１７の対向面積を大きく設定することが可能になる。従って、容易に位置精度を保つことが可能になって、メモリの集積度及び性能が向上するという利点がある。
【００２７】
（第２の実施形態）
図４は、本発明の第２の実施形態を示す不揮発性メモリの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
この図４の不揮発性メモリと、図１の不揮発性メモリとの相違は、浮遊ゲート電極と制御ゲート電極の構造である。即ち、図４の浮遊ゲート電極１７Ａは、ドレイン領域１４とオーバーラップしないように、凹部１０ｂの途中の深さまで形成されている。更に、制御ゲート電極１９Ａは、ゲート間絶縁膜１８Ａを介して浮遊ゲート電極１７Ａに接すると共に、ゲート絶縁膜１６を介してアクティブ領域１２及びドレイン領域１４に接するように形成されている。その他の構成は、図１と同様である。
このような構造により、ドレイン領域１４と共通ソース領域１３の間に、浮遊ゲートを有するメモリ用のトランジスタと、浮遊ゲートを持たないスイッチ用のトランジスタが直列に接続されたメモリセルが形成される。
【００２８】
これにより、例えば、データの書き込み時に浮遊ゲート電極１７Ａの電子が過剰に引き抜かれて、メモリ用のトランジスタのチャネルがディプレッションになった場合においても、データを正確に読み取ることができる。即ち、メモリ用のトランジスタがディプレッションになると、制御ゲート電極１９Ａが選択されなくても、このディプレッション型のトランジスタに電流が流れて誤読み出しが発生する。従って、制御ゲート電極１９Ａに与えられる選択信号によってオン／オフ制御されるスイッチ用のトランジスタが、メモリ用のトランジスタに直列に接続されることにより、誤読み出しを防止してデータを正確に読み取ることができる。
【００２９】
以上のように、この第２の実施形態の不揮発性メモリは、第１の実施形態の不揮発性メモリの利点に加えて、動作が安定して誤読み出しが防止できるという利点がある。
【００３０】
（第３の実施形態）
図５は、本発明の第３の実施形態を示す不揮発性メモリの構成図である。
この不揮発性メモリは、ｐ型のシリコン基板２０上に、一定間隔で縦及び横に柱状の複数のアクティブ領域２１が配置されている。シリコン基板２０の表面とアクティブ領域２１の下部が、ｎ＋イオンの注入された共通ソース領域２２となっている。また、アクティブ領域２１の上部は、ｎイオンが注入されたドレイン領域２３となっている。
【００３１】
柱状のアクティブ領域２１を除くシリコン基板２０の表面には、絶縁膜２４が形成され、この柱状のアクティブ領域２１の側面には、これを取り囲むようにゲート絶縁膜２５が形成されている。ゲート絶縁膜２５の側面には、浮遊ゲート電極２６が形成され、更にこの浮遊ゲート電極２６の外側にゲート間絶縁膜２７を介して制御ゲート電極２８が形成されている。各アクティブ領域２１に対応して形成された制御ゲート電極２８の間は、素子分離絶縁膜２９で埋められている。
【００３２】
このような不揮発性メモリは、概略次のように製造される。
まず、シリコン基板２０を、柱状のアクティブ領域２１を残すようにマスクしてエッチングする。エッチングによって形成された柱状のアクティブ領域２１の側面にイオン注入用のマスクとなる窒化膜を形成し、シリコン基板２０の上方から砒素、燐等のイオン注入を行い、共通ソース領域２２及びドレイン領域２３を形成する。
【００３３】
次に、アクティブ領域２１の側面に形成した窒化膜を除去し、この柱状のアクティブ領域２１の周囲に、ゲート絶縁膜２５、浮遊ゲート電極２６、ゲート間絶縁膜２７、及び制御ゲート電極２８を順次、自己整合的に形成する。
更に、各アクティブ領域２１毎に形成された制御ゲート電極２８の間に、素子分離絶縁膜２９を埋め込み、図５のような構造の不揮発性メモリが得られる。
この不揮発性メモリの動作原理は、図１の不揮発性メモリと同様である。
【００３４】
以上のように、この第３の実施形態の不揮発性メモリは、柱状のアクティブ領域２１の周囲に、浮遊ゲート電極２６及び制御ゲート電極２８が配置されているので、ゲート絶縁膜２５の表面積よりもゲート間絶縁膜２７の表面積が大きくなる。これにより、第１の実施形態の不揮発性メモリの利点に加えて、図１の不揮発性メモリよりもカップリング比を大きくすることが可能になり、低い電圧で書き込み及び消去を行うことができるという利点がある。更に、柱状のアクティブ領域２１の他は、マスクを使用せずにすべて自己整合的に形成できるので、製造工程が簡素化できるという利点がある。
【００３５】
（第４の実施形態）
図６は、本発明の第４の実施形態を示す不揮発性メモリの構成図であり、図５中の要素と共通の要素には共通の符号が付されている。
この図６の不揮発性メモリと、図５の不揮発性メモリとの相違は、浮遊ゲート電極と制御ゲート電極の構造である。即ち、図６の浮遊ゲート電極２６Ａは、ドレイン領域２３とオーバーラップしないように、柱状のアクティブ領域２１の途中の高さまで形成されている。更に、制御ゲート電極２８Ａは、ゲート間絶縁膜２７Ａを介して浮遊ゲート電極２６Ａに接すると共に、ゲート絶縁膜２５を介してアクティブ領域２１及びドレイン領域２３に接するように形成されている。その他の構成は、図５と同様である。
【００３６】
このような構造により、ドレイン領域２３と共通ソース領域２２の間に、浮遊ゲートを有するメモリ用のトランジスタと、浮遊ゲートを持たないスイッチ用のトランジスタが直列に接続されたメモリセルが形成される。
この不揮発性メモリの動作原理は、図１の不揮発性メモリと同様である。
【００３７】
以上のように、この第４の実施形態の不揮発性メモリは、第３の実施形態の不揮発性メモリの利点に加えて、第２の実施形態と同様に、データの書き込み時に浮遊ゲート電極２６Ａの電子が過剰に引き抜かれても、誤読み出しを防止してデータを正確に読み取ることができるという利点がある。
【００３８】
（第５の実施形態）
図７は、本発明の第５の実施形態を示す不揮発性メモリの構成図である。
この不揮発性メモリは、ｐ型のシリコン基板３０上に、各メモリセルを分離するための素子分離絶縁膜３１が格子状に埋め込まれている。素子分離絶縁膜３１で分離された各領域には、この素子分離絶縁膜３１の側面にシリコン基板３０の一部であるｐ型シリコンによるアクティブ領域３２が形成されている。アクティブ領域３２の下部、即ちシリコン基板３０側は、高濃度のｎ＋イオンが注入された共通ソース領域３３となっている。また、アクティブ領域３２の上部は、ｎイオンが注入されたドレイン領域４４となっている。
【００３９】
素子分離絶縁膜３１の側面に接触して形成された四角い筒状のアクティブ領域３２、共通ソース領域３３、及びドレイン領域３４の内側の底面及び側面には、それぞれ絶縁膜３５及びゲート絶縁膜３６が形成されている。
絶縁膜３５及びゲート絶縁膜３６で形成された凹部の下半分には、このゲート絶縁膜３６を介してアクティブ領域３２に接するように、導電性のポリシリコンによる浮遊ゲート電極３７が埋め込まれている。浮遊ゲート電極３７が埋め込まれた凹部の上側には、ゲート間絶縁膜３８を介して制御ゲート電極３９が埋め込まれている。
この不揮発性メモリの動作原理は、図１の不揮発性メモリと同様である。
【００４０】
以上のように、この第５の実施形態の不揮発性メモリは、凹部においてシリコン基板３０の面に平行に浮遊ゲート電極３７、ゲート間絶縁膜３８、及び制御ゲート電極３９を順次積層して形成している。これにより、凹部領域の占有面積が縮小され、第１の実施形態の不揮発性メモリの利点に加えて、更に高集積化を図ることができるという利点がある。
【００４１】
（第６の実施形態）
図８は、本発明の第６の実施形態を示す不揮発性メモリの構成図であり、図７中の要素と共通の要素には共通の符号が付されている。
この図８の不揮発性メモリと、図７の不揮発性メモリとの相違は、浮遊ゲート電極及び制御ゲート電極とアクティブ領域との位置関係である。即ち、図８の浮遊ゲート電極３７Ａは、ドレイン領域３４Ａとオーバーラップしないように、アクティブ領域３２の途中の高さまで形成されている。更に、制御ゲート電極３９Ａは、ゲート絶縁膜３６を介してアクティブ領域３２Ａ及びドレイン領域３４Ａに接するように形成されている。その他の構成は、図７と同様である。
【００４２】
このような構造により、ドレイン領域３４Ａと共通ソース領域３２の間に、浮遊ゲートを有するメモリ用のトランジスタと、浮遊ゲートを持たないスイッチ用のトランジスタが直列に接続されたメモリセルが形成される。
この不揮発性メモリの動作原理は、図１の不揮発性メモリと同様である。
【００４３】
以上のように、この第６の実施形態の不揮発性メモリは、第５の実施形態の不揮発性メモリと同様の利点に加えて、第２の実施形態と同様に、データの書き込み時に浮遊ゲート電極３７Ａの電子が過剰に引き抜かれても、誤読み出しを防止してデータを正確に読み取ることができるという利点がある。
【００４４】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
（ａ） ｐ型のシリコン基板に、ｎ型のソース領域及びドレイン領域を形成しているが、ｎ型のシリコン基板に、ｐ型のソース領域及びドレイン領域を形成するようにしても良い。
（ｂ） 各種のゲート電極や絶縁膜の厚さは、例示した寸法に限定されない。
（ｃ） 例示した製造工程に限定せず、任意の工程で製造することができる。
【００４５】
以上詳細に説明したように、第１〜第３の発明によれば、アクティブ領域及び浮遊ゲート電極を、シリコン基板面に対して垂直方向に対向して設けている。これにより、対向面積を大きく設定することが可能になり、チャネルの位置精度を容易に保つことができるようになってメモリの集積度及び性能が向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す不揮発性メモリの構成図である。
【図２】従来の不揮発性メモリの構成図である。
【図３】図１の不揮発性メモリの製造方法を示す工程図である。
【図４】本発明の第２の実施形態を示す不揮発性メモリの構成図である。
【図５】本発明の第３の実施形態を示す不揮発性メモリの構成図である。
【図６】本発明の第４の実施形態を示す不揮発性メモリの構成図である。
【図７】本発明の第５の実施形態を示す不揮発性メモリの構成図である。
【図８】本発明の第６の実施形態を示す不揮発性メモリの構成図である。
【符号の説明】
１０，２０，３０ シリコン基板
１１，２９，３１ 素子分離絶縁膜
１２，２１，３２ アクティブ領域
１３，２２，３３ 共通ソース領域
１４，２３，３４ ドレイン領域
１５，２４，３５ 絶縁膜
１６，２５，３６ ゲート絶縁膜
１７，２６，３７ 浮遊ゲート電極
１８，２７，３８ ゲート間絶縁膜
１９，２８，３９ 制御ゲート電極
本発明は、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリ等の不揮発性メモリの製造方法に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば次のような文献に記載されるものがあった。
文献：特開平５−３１５６２２号公報
【０００３】
図２は、前記文献に開示された従来の不揮発性メモリの構成図である。
この不揮発性メモリは、ｐ型のシリコン基板１に所定の深さで正方形の溝が設けられている。正方形の溝の側壁と底面には絶縁膜２が形成され、この絶縁膜２の底面の中央部には貫通孔２ａが設けられている。更に、絶縁膜２の側壁部分上に、溝の中央に向かって制御ゲート電極３、ゲート間絶縁膜４、浮遊ゲート電極５、及び絶縁膜６が順次形成され、この絶縁膜６の内部にドレイン引き出し電極７が埋め込まれている。
【０００４】
貫通孔２ａの下側のシリコン基板１には、浮遊ゲート電極５の下まで及ぶようにドレイン領域８が形成されている。また、シリコン基板１の溝の周囲の表面部分にソース領域９が設けられている。
このような不揮発性メモリでは、絶縁膜２の浮遊ゲート電極５の端面とシリコン基板１に挟まれた部分が、トンネル酸化膜２ｘとして使用される。また、絶縁膜２の制御ゲート電極３と接する部分が、ゲート絶縁膜２ｙとして使用される。そして、シリコン基板１の溝底中央部分から、この溝に沿ってシリコン基板１の表面まで放射状にチャネルＣが形成される。
【０００５】
メモリへのデータの書き込みは、ソース領域９を０Ｖとし、ドレイン領域８及び制御ゲート電極３に正電圧を印加して電流を流し、ドレイン領域８の近傍で発生した熱電子を、トンネル酸化膜２ｘを通して浮遊ゲート電極５に注入させる。また、データの消去は、制御ゲート電極３を０Ｖとし、ドレイン領域８に正電圧を印加して浮遊ゲート電極５から電子を引き抜くことによって行う。
【０００６】
一方、データの読み出しは、ドレイン領域８とソース領域９間に電圧を印加し、流れる電流の大小を判定することによって行う。即ち、浮遊ゲート電極５に電子が注入された状態では、この浮遊ゲート電極５の下側の溝底面は、制御ゲート電極３の正電界が低減されてチャネルが形成されず、流れる電流は小さい。これに対し、浮遊ゲート電極５に電子が注入されていない状態では、制御ゲート電極３の正電界がこの浮遊ゲート電極５の下側にあるシリコン基板１に加わり、チャネルが形成されて大きな電流が流れる。
【０００７】
前記文献によれば、このような構造の不揮発性メモリでは、溝底面に形成された絶縁膜２の一部をトンネル酸化膜２ｘとして使用できる。また、浮遊ゲート・制御ゲート間絶縁膜は、溝側壁上に積層された絶縁体膜の内の浮遊ゲート電極５と制御ゲート電極３とに挟まれている絶縁体膜で構成できる。このため、カップリング比を大きくできるので、効率の良い書き込み・消去特性が得られ、かつ電源電圧低減などの効果も期待できると記載されている。
【０００８】
しかしながら、従来の不揮発性メモリの製造方法では、次のような課題があった。
即ち、ドレイン領域８と浮遊ゲート電極５との間のトンネル酸化膜２ｘは、メモリセル形成用の溝底部の中央に形成される。このため、薄い筒状に形成された浮遊ゲート電極５の端部と、ドレイン領域８との間で非常に精密な位置合わせが必要になり、一定の位置精度を保つためには、浮遊ゲート電極５の厚さを一定値以上に設定する必要があった。更に、各メモリセルのトンネル酸化膜２ｘは、平面上に配置されるので、メモリの集積度の向上には限界があった。
【０００９】
本発明は、前記従来技術が持っていた課題を解決し、集積度が高く、かつ特性の良い不揮発性メモリの製造方法を提供するものである。
【００１０】
前記課題を解決するために、本発明の内の第１の発明は、不揮発性メモリの製造方法において、シリコン基板の表面上に開口部を有する第１のマスクパターンを形成する工程と、前記第１のマスクパターンをエッチング用のマスクとして前記シリコン基板の前記表面にエッチングを行うことにより、前記シリコン基板に格子状の溝を形成する工程と、前記溝及び前記第１のマスクパターンの前記開口部に素子分離絶縁膜を埋め込む工程と、前記第１のマスクパターンを除去して前記シリコン基板の前記表面を露出させる工程と、露出した前記シリコン基板の前記表面上に絶縁膜を形成する工程と、前記絶縁膜にエッチングを行うことにより、前記素子分離絶縁膜の突起部の周囲に前記絶縁膜で構成される第２のマスクパターンを自己整合的に形成する工程と、前記第２のマスクパターンと前記素子分離絶縁膜の前記突起部とをエッチング用のマスクとして前記シリコン基板の前記表面をエッチングすることにより、前記シリコン基板に凹部を形成する工程と、第１のイオンを前記凹部の底部に注入する工程と、注入された前記第１のイオンを熱拡散させることにより、前記凹部と前記素子分離絶縁膜との間に規定されるアクティブ領域の下部にソース領域を形成する工程と、前記第２のマスクパターンと前記素子分離絶縁膜の前記突起部とをエッチングにより除去して前記アクティブ領域の上部を露出させる工程と、前記第１のイオンと同型の第２のイオンを露出した前記アクティブ領域の上部に注入することにより、前記アクティブ領域の前記上部にドレイン領域を形成する工程と、前記凹部の側部にゲート絶縁膜を介して浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極が形成された前記凹部の前記側部にゲート間絶縁膜を介して制御ゲート電極を形成する工程とを有することを特徴とする。
【００１２】
第２の発明は、第１の発明の不揮発性メモリの製造方法において、前記絶縁膜は、窒化膜であることを特徴とする。
【００１４】
第３の発明は、第１又は第２の発明において、前記浮遊ゲート電極の厚さは、０．０５μｍから０．２μｍであることを特徴とする。
【００１６】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す不揮発性メモリの構成図である。
この不揮発性メモリは、ｐ型のシリコン基板１０上に、各メモリセルを分離するための素子分離絶縁膜１１が格子状に埋め込まれている。素子分離絶縁膜１１で分離された各領域には、この素子分離絶縁膜１１の側面にシリコン基板１０の一部であるｐ型シリコンによるアクティブ領域１２が形成されている。アクティブ領域１２の下部、即ちシリコン基板１０側は、高濃度のｎ＋イオンが注入された共通ソース領域１３となっている。また、アクティブ領域１２の上部は、ｎイオンが注入されたドレイン領域１４となっており、これらの共通ソース領域１３、アクティブ領域１２、及びドレイン領域１４によって、記憶用のトランジスタのチャネルが構成されている。
【００１７】
素子分離絶縁膜１１の側面に接触して形成された四角い筒状のアクティブ領域１２、共通ソース領域１３、及びドレイン領域１４の内側の底面及び側面には、それぞれ絶縁膜１５及びゲート絶縁膜１６が形成されている。
０筒状に形成されたゲート絶縁膜１６の内側には、導電性のポリシリコンによる浮遊ゲート電極１７が形成され、更にこの浮遊ゲート電極１７の内側にゲート間絶縁膜１８を介して制御ゲート電極１９が形成されている。
【００１８】
図３（１）〜（９）は、図１の不揮発性メモリの製造方法を示す工程図である。この不揮発性メモリは、次のような工程１〜工程１０で製造される。
【００１９】
（１） 工程１
ｐ型のシリコン基板１０の表面に窒化膜を成膜し、パターニングによって矩形の島状パターンが縦横に整然と配置された窒化膜によるマスクパターンＭ１を形成する。
（２） 工程２
マスクパターンＭ１をエッチング用のマスクとして、ドライエッチング等によってシリコン基板１０をエッチングする。これにより、例えば、幅０．１〜０．２μｍ、深さ０．３〜１μｍ程度の溝１０ａが格子状に形成される。
【００２０】
（３） 工程３
ＣＶＤ（Chemical Vapour Deposition）により酸化膜を成膜し、エッチバックすることで溝１０ａの中に素子分離絶縁膜１１を埋め込む。
（４） 工程４
マスクパターンＭ１を除去し、その表面に窒化膜を成膜する。そして、異方性エッチングにより、素子分離絶縁膜１１の上部の突起部の周囲に、窒化膜で構成されるマスクパターンＭ２を自己整合的に形成する。
【００２１】
（５） 工程５
マスクパターンＭ２と素子分離絶縁膜１１をマスクとして、ドライエッチング等によってシリコン基板１０をエッチングする。この結果、素子分離絶縁膜１１の側面で、マスクパターンＭ２の下側部分にアクティブ領域１２となるｐ型シリコンが残り、その内側には凹部１０ｂが形成される。
【００２２】
（６） 工程６
アクティブ領域１２の表面、即ち凹部１０ｂの内部壁面に窒化膜によるイオン注入用のマスクパターンＭ３を形成し、その後、シリコン基板１０の上方から砒素、燐等の高濃度のｎ＋イオンを注入し、共通ソース領域１３を形成する。イオン注入のドーズ量及びエネルギーは、素子分離絶縁膜１１で分離された隣接するアクティブ領域１２が、共通ソース領域１３で接続されるように、寸法や形成熱処理温度等を考慮して、適切な条件を設定する。このイオン注入によって、注入されたドーパント不純物が２次元的に拡散され、マスクパターンＭ３の下部のシリコン基板領域から回り込んで、図に示すように、アクティブ領域１２の下部にも共通ソース領域１３が形成される。
【００２３】
（７） 工程７
エッチバックやＣＭＰ等により、マスクパターンＭ２全部と素子分離絶縁膜１１の上部を除去する。そして、砒素、燐等のｎイオンを注入し、アクティブ領域１２の上部にドレイン領域１４を形成する。
（８） 工程８
マスクパターンＭ３を除去し、その後、熱酸化またはＣＶＤ成膜及びエッチバック等により、凹部１０ｂの底部に絶縁膜１５を形成すると共に、この凹部１０ｂの内側側面に膜厚３〜２０ｎｍ程度のゲート絶縁膜１６を形成する。更に、ｎ＋ポリシリコンの成膜及び異方性エッチングを行い、ゲート絶縁膜１６の内側表面に、ｎ＋ポリシリコンによる浮遊ゲート電極１７を形成する。浮遊ゲート電極１７の厚さは、０．０５〜０．２μｍ程度とする。
【００２４】
（９） 工程９
浮遊ゲート電極１７の内側表面に、酸化膜と窒化膜の積層膜等によるゲート間絶縁膜１８を形成し、中央の凹部にｎ＋ポリシリコンを埋め込んで、制御ゲート電極１９を形成する。
（１０） 工程１０
その後、周知の従来技術により、各ドレイン領域１４及び各制御ゲート電極１９に対する配線等を行い、メモリが完成する。
このような不揮発性メモリの動作原理は、従来の不揮発性メモリの動作と同様である。
【００２５】
即ち、各メモリセルへのデータ書き込みは、浮遊ゲート電極１７への電子の注入、及び引き抜きによって行われる。例えば、“１”を書き込む場合、制御ゲート電極１９及びドレイン領域１４に正電圧を印加し、このドレイン領域１４から共通ソース領域１３へ電流を流し、熱電子を浮遊ゲート電極１７に注入する。また、“０”を書き込む場合、共通ソース領域１３に正電圧を印加して、浮遊ゲート電極１７上の電子を引き抜く。
データの読み出しは、浮遊ゲート電極１７上の電子の有無によるソース・ドレイン間の閾値電圧の相違を利用して行う。
【００２６】
以上のように、この第１の実施形態の不揮発性メモリは、各メモリセルのアクティブ領域１２及び浮遊ゲート電極１７を、シリコン基板１０に対して垂直方向に対向するように設けている。これにより、アクティブ領域１２と浮遊ゲート電極１７の対向面積を大きく設定することが可能になる。従って、容易に位置精度を保つことが可能になって、メモリの集積度及び性能が向上するという利点がある。
【００２７】
（第２の実施形態）
図４は、本発明の第２の実施形態を示す不揮発性メモリの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
この図４の不揮発性メモリと、図１の不揮発性メモリとの相違は、浮遊ゲート電極と制御ゲート電極の構造である。即ち、図４の浮遊ゲート電極１７Ａは、ドレイン領域１４とオーバーラップしないように、凹部１０ｂの途中の深さまで形成されている。更に、制御ゲート電極１９Ａは、ゲート間絶縁膜１８Ａを介して浮遊ゲート電極１７Ａに接すると共に、ゲート絶縁膜１６を介してアクティブ領域１２及びドレイン領域１４に接するように形成されている。その他の構成は、図１と同様である。
このような構造により、ドレイン領域１４と共通ソース領域１３の間に、浮遊ゲートを有するメモリ用のトランジスタと、浮遊ゲートを持たないスイッチ用のトランジスタが直列に接続されたメモリセルが形成される。
【００２８】
これにより、例えば、データの書き込み時に浮遊ゲート電極１７Ａの電子が過剰に引き抜かれて、メモリ用のトランジスタのチャネルがディプレッションになった場合においても、データを正確に読み取ることができる。即ち、メモリ用のトランジスタがディプレッションになると、制御ゲート電極１９Ａが選択されなくても、このディプレッション型のトランジスタに電流が流れて誤読み出しが発生する。従って、制御ゲート電極１９Ａに与えられる選択信号によってオン／オフ制御されるスイッチ用のトランジスタが、メモリ用のトランジスタに直列に接続されることにより、誤読み出しを防止してデータを正確に読み取ることができる。
【００２９】
以上のように、この第２の実施形態の不揮発性メモリは、第１の実施形態の不揮発性メモリの利点に加えて、動作が安定して誤読み出しが防止できるという利点がある。
【００３０】
（第３の実施形態）
図５は、本発明の第３の実施形態を示す不揮発性メモリの構成図である。
この不揮発性メモリは、ｐ型のシリコン基板２０上に、一定間隔で縦及び横に柱状の複数のアクティブ領域２１が配置されている。シリコン基板２０の表面とアクティブ領域２１の下部が、ｎ＋イオンの注入された共通ソース領域２２となっている。また、アクティブ領域２１の上部は、ｎイオンが注入されたドレイン領域２３となっている。
【００３１】
柱状のアクティブ領域２１を除くシリコン基板２０の表面には、絶縁膜２４が形成され、この柱状のアクティブ領域２１の側面には、これを取り囲むようにゲート絶縁膜２５が形成されている。ゲート絶縁膜２５の側面には、浮遊ゲート電極２６が形成され、更にこの浮遊ゲート電極２６の外側にゲート間絶縁膜２７を介して制御ゲート電極２８が形成されている。各アクティブ領域２１に対応して形成された制御ゲート電極２８の間は、素子分離絶縁膜２９で埋められている。
【００３２】
このような不揮発性メモリは、概略次のように製造される。
まず、シリコン基板２０を、柱状のアクティブ領域２１を残すようにマスクしてエッチングする。エッチングによって形成された柱状のアクティブ領域２１の側面にイオン注入用のマスクとなる窒化膜を形成し、シリコン基板２０の上方から砒素、燐等のイオン注入を行い、共通ソース領域２２及びドレイン領域２３を形成する。
【００３３】
次に、アクティブ領域２１の側面に形成した窒化膜を除去し、この柱状のアクティブ領域２１の周囲に、ゲート絶縁膜２５、浮遊ゲート電極２６、ゲート間絶縁膜２７、及び制御ゲート電極２８を順次、自己整合的に形成する。
更に、各アクティブ領域２１毎に形成された制御ゲート電極２８の間に、素子分離絶縁膜２９を埋め込み、図５のような構造の不揮発性メモリが得られる。
この不揮発性メモリの動作原理は、図１の不揮発性メモリと同様である。
【００３４】
以上のように、この第３の実施形態の不揮発性メモリは、柱状のアクティブ領域２１の周囲に、浮遊ゲート電極２６及び制御ゲート電極２８が配置されているので、ゲート絶縁膜２５の表面積よりもゲート間絶縁膜２７の表面積が大きくなる。これにより、第１の実施形態の不揮発性メモリの利点に加えて、図１の不揮発性メモリよりもカップリング比を大きくすることが可能になり、低い電圧で書き込み及び消去を行うことができるという利点がある。更に、柱状のアクティブ領域２１の他は、マスクを使用せずにすべて自己整合的に形成できるので、製造工程が簡素化できるという利点がある。
【００３５】
（第４の実施形態）
図６は、本発明の第４の実施形態を示す不揮発性メモリの構成図であり、図５中の要素と共通の要素には共通の符号が付されている。
この図６の不揮発性メモリと、図５の不揮発性メモリとの相違は、浮遊ゲート電極と制御ゲート電極の構造である。即ち、図６の浮遊ゲート電極２６Ａは、ドレイン領域２３とオーバーラップしないように、柱状のアクティブ領域２１の途中の高さまで形成されている。更に、制御ゲート電極２８Ａは、ゲート間絶縁膜２７Ａを介して浮遊ゲート電極２６Ａに接すると共に、ゲート絶縁膜２５を介してアクティブ領域２１及びドレイン領域２３に接するように形成されている。その他の構成は、図５と同様である。
【００３６】
このような構造により、ドレイン領域２３と共通ソース領域２２の間に、浮遊ゲートを有するメモリ用のトランジスタと、浮遊ゲートを持たないスイッチ用のトランジスタが直列に接続されたメモリセルが形成される。
この不揮発性メモリの動作原理は、図１の不揮発性メモリと同様である。
【００３７】
以上のように、この第４の実施形態の不揮発性メモリは、第３の実施形態の不揮発性メモリの利点に加えて、第２の実施形態と同様に、データの書き込み時に浮遊ゲート電極２６Ａの電子が過剰に引き抜かれても、誤読み出しを防止してデータを正確に読み取ることができるという利点がある。
【００３８】
（第５の実施形態）
図７は、本発明の第５の実施形態を示す不揮発性メモリの構成図である。
この不揮発性メモリは、ｐ型のシリコン基板３０上に、各メモリセルを分離するための素子分離絶縁膜３１が格子状に埋め込まれている。素子分離絶縁膜３１で分離された各領域には、この素子分離絶縁膜３１の側面にシリコン基板３０の一部であるｐ型シリコンによるアクティブ領域３２が形成されている。アクティブ領域３２の下部、即ちシリコン基板３０側は、高濃度のｎ＋イオンが注入された共通ソース領域３３となっている。また、アクティブ領域３２の上部は、ｎイオンが注入されたドレイン領域４４となっている。
【００３９】
素子分離絶縁膜３１の側面に接触して形成された四角い筒状のアクティブ領域３２、共通ソース領域３３、及びドレイン領域３４の内側の底面及び側面には、それぞれ絶縁膜３５及びゲート絶縁膜３６が形成されている。
絶縁膜３５及びゲート絶縁膜３６で形成された凹部の下半分には、このゲート絶縁膜３６を介してアクティブ領域３２に接するように、導電性のポリシリコンによる浮遊ゲート電極３７が埋め込まれている。浮遊ゲート電極３７が埋め込まれた凹部の上側には、ゲート間絶縁膜３８を介して制御ゲート電極３９が埋め込まれている。
この不揮発性メモリの動作原理は、図１の不揮発性メモリと同様である。
【００４０】
以上のように、この第５の実施形態の不揮発性メモリは、凹部においてシリコン基板３０の面に平行に浮遊ゲート電極３７、ゲート間絶縁膜３８、及び制御ゲート電極３９を順次積層して形成している。これにより、凹部領域の占有面積が縮小され、第１の実施形態の不揮発性メモリの利点に加えて、更に高集積化を図ることができるという利点がある。
【００４１】
（第６の実施形態）
図８は、本発明の第６の実施形態を示す不揮発性メモリの構成図であり、図７中の要素と共通の要素には共通の符号が付されている。
この図８の不揮発性メモリと、図７の不揮発性メモリとの相違は、浮遊ゲート電極及び制御ゲート電極とアクティブ領域との位置関係である。即ち、図８の浮遊ゲート電極３７Ａは、ドレイン領域３４Ａとオーバーラップしないように、アクティブ領域３２の途中の高さまで形成されている。更に、制御ゲート電極３９Ａは、ゲート絶縁膜３６を介してアクティブ領域３２Ａ及びドレイン領域３４Ａに接するように形成されている。その他の構成は、図７と同様である。
【００４２】
このような構造により、ドレイン領域３４Ａと共通ソース領域３２の間に、浮遊ゲートを有するメモリ用のトランジスタと、浮遊ゲートを持たないスイッチ用のトランジスタが直列に接続されたメモリセルが形成される。
この不揮発性メモリの動作原理は、図１の不揮発性メモリと同様である。
【００４３】
以上のように、この第６の実施形態の不揮発性メモリは、第５の実施形態の不揮発性メモリと同様の利点に加えて、第２の実施形態と同様に、データの書き込み時に浮遊ゲート電極３７Ａの電子が過剰に引き抜かれても、誤読み出しを防止してデータを正確に読み取ることができるという利点がある。
【００４４】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
（ａ） ｐ型のシリコン基板に、ｎ型のソース領域及びドレイン領域を形成しているが、ｎ型のシリコン基板に、ｐ型のソース領域及びドレイン領域を形成するようにしても良い。
（ｂ） 各種のゲート電極や絶縁膜の厚さは、例示した寸法に限定されない。
（ｃ） 例示した製造工程に限定せず、任意の工程で製造することができる。
【００４５】
以上詳細に説明したように、第１〜第３の発明によれば、アクティブ領域及び浮遊ゲート電極を、シリコン基板面に対して垂直方向に対向して設けている。これにより、対向面積を大きく設定することが可能になり、チャネルの位置精度を容易に保つことができるようになってメモリの集積度及び性能が向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す不揮発性メモリの構成図である。
【図２】従来の不揮発性メモリの構成図である。
【図３】図１の不揮発性メモリの製造方法を示す工程図である。
【図４】本発明の第２の実施形態を示す不揮発性メモリの構成図である。
【図５】本発明の第３の実施形態を示す不揮発性メモリの構成図である。
【図６】本発明の第４の実施形態を示す不揮発性メモリの構成図である。
【図７】本発明の第５の実施形態を示す不揮発性メモリの構成図である。
【図８】本発明の第６の実施形態を示す不揮発性メモリの構成図である。
【符号の説明】
１０，２０，３０ シリコン基板
１１，２９，３１ 素子分離絶縁膜
１２，２１，３２ アクティブ領域
１３，２２，３３ 共通ソース領域
１４，２３，３４ ドレイン領域
１５，２４，３５ 絶縁膜
１６，２５，３６ ゲート絶縁膜
１７，２６，３７ 浮遊ゲート電極
１８，２７，３８ ゲート間絶縁膜
１９，２８，３９ 制御ゲート電極
Claims (3)
- シリコン基板の表面上に開口部を有する第１のマスクパターンを形成する工程と、
前記第１のマスクパターンをエッチング用のマスクとして前記シリコン基板の前記表面にエッチングを行うことにより、前記シリコン基板に格子状の溝を形成する工程と、
前記溝及び前記第１のマスクパターンの前記開口部に素子分離絶縁膜を埋め込む工程と、
前記第１のマスクパターンを除去して前記シリコン基板の前記表面を露出させる工程と、
露出した前記シリコン基板の前記表面上に絶縁膜を形成する工程と、
前記絶縁膜にエッチングを行うことにより、前記素子分離絶縁膜の突起部の周囲に前記絶縁膜で構成される第２のマスクパターンを自己整合的に形成する工程と、
前記第２のマスクパターンと前記素子分離絶縁膜の前記突起部とをエッチング用のマスクとして前記シリコン基板の前記表面をエッチングすることにより、前記シリコン基板に凹部を形成する工程と、
第１のイオンを前記凹部の底部に注入する工程と、
注入された前記第１のイオンを熱拡散させることにより、前記凹部と前記素子分離絶縁膜との間に規定されるアクティブ領域の下部にソース領域を形成する工程と、
前記第２のマスクパターンと前記素子分離絶縁膜の前記突起部とをエッチングにより除去して前記アクティブ領域の上部を露出させる工程と、
前記第１のイオンと同型の第２のイオンを露出した前記アクティブ領域の上部に注入することにより、前記アクティブ領域の前記上部にドレイン領域を形成する工程と、
前記凹部の側部にゲート絶縁膜を介して浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極が形成された前記凹部の前記側部にゲート間絶縁膜を介して制御ゲート電極を形成する工程と、
を有することを特徴とする不揮発性メモリの製造方法。 - 前記絶縁膜は、窒化膜であることを特徴とする請求項１に記載の不揮発性メモリの製造方法。
- 前記浮遊ゲート電極の厚さは、０．０５μｍから０．２μｍであることを特徴とする請求項１又は２に記載の不揮発性メモリの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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