KR20080035211A - 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자 - Google Patents

리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자 Download PDF

Info

Publication number
KR20080035211A
KR20080035211A KR1020060101569A KR20060101569A KR20080035211A KR 20080035211 A KR20080035211 A KR 20080035211A KR 1020060101569 A KR1020060101569 A KR 1020060101569A KR 20060101569 A KR20060101569 A KR 20060101569A KR 20080035211 A KR20080035211 A KR 20080035211A
Authority
KR
South Korea
Prior art keywords
control gate
memory device
semiconductor memory
gate electrode
layer
Prior art date
Application number
KR1020060101569A
Other languages
English (en)
Inventor
박상진
설광수
박윤동
신상민
황인준
최상무
박주희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060101569A priority Critical patent/KR20080035211A/ko
Priority to US11/808,982 priority patent/US7732855B2/en
Priority to JP2007240921A priority patent/JP2008103699A/ja
Priority to CNA2007101616379A priority patent/CN101165901A/zh
Publication of KR20080035211A publication Critical patent/KR20080035211A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42352—Gate electrodes for transistors with charge trapping gate insulator with the gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

높은 동작 속도를 갖고 고집적화가 가능하며, 동시에 동작 신뢰도가 높은 반도체 메모리 소자가 제공된다. 반도체 메모리 소자는 반도체 기판 내부로 리세스되어 형성된 제어 게이트 전극을 포함한다. 스토리지 노드막은 제어 게이트 전극의 측벽 및 반도체 기판 사이에 개재된다. 터널링 절연막은 스토리지 노드막 및 반도체 기판 사이에 개재된다. 블로킹 절연막은 스토리지 노드막 및 제어 게이트 전극 사이에 개재된다. 제 1 및 제 2 채널 영역들은 제어 게이트 전극의 측벽을 둘러싸도록 터널링 절연막 아래의 반도체 기판의 표면 부근에 형성되고, 대향 이격된 한 쌍의 분리용 절연막들에 의해 분리된다. 그리고, 블로킹 절연막의 유전 상수는 터널링 절연막의 유전 상수보다 크다.

Description

리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리 소자{Semiconductor memory device having recess-type control gate electrode}
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이고;
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 보여주는 부분 절단된 사시도이고;
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이고;
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 보여주는 부분 절단된 사시도이고;
도 5는 본 발명의 일 실험예에 따른 반도체 메모리 소자의 전계 분포를 보여주는 그래프이고;
도 6은 본 발명의 일 실험예에 따른 반도체 메모리 소자의 전압 분포를 보여주는 그래프이고;
도 7은 본 발명의 다른 실험예에 따른 반도체 메모리 소자의 전계 분포를 보여주는 그래프이고;
도 8은 본 발명의 다른 실험예에 따른 반도체 메모리 소자의 전압 분포를 보 여주는 그래프이고;
도 9는 비교예에 따른 반도체 메모리 소자의 전계 분포를 보여주는 그래프이고; 그리고
도 10은 비교예에 따른 반도체 메모리 소자의 전압 분포를 보여주는 그래프이다.
본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 리세스 타입의 제어 게이트 전극을 구비하는 반도체 메모리 소자에 관한 것이다.
최근 반도체 제품들의 소형화 및 고속화 추세로 인해, 이러한 반도체 제품들에 사용되는 반도체 메모리 소자는 더욱 고집적화되고 고속화되고 있다. 이에 따라, 종래 평면형 구조를 대신해서 입체형(3차원) 구조를 갖는 반도체 메모리 소자가 도입되고 있다. 예를 들어, 입체형 구조의 반도체 메모리 소자는 반도체 기판 내부로 신장된 리세스-타입 제어 게이트 전극을 구비할 수 있다.
이러한 입체형 구조의 비휘발성 메모리 소자는 평면형 구조에 비해서 넓은 채널 면적을 갖게 되고, 그에 따라서 높은 동작 전류를 가질 수 있다. 이러한 동작 전류의 증가는 반도체 메모리 소자의 속도를 높일 수 있다. 하지만, 통상적인 입체형 구조의 반도체 메모리 소자에서 단위셀은 여전히 넓은 면적을 차지하면서도 단위 비트로 동작한다. 따라서, 입체형 구조의 반도체 메모리 소자의 집적도의 증가 는 한계가 있다.
나아가, 입체형 구조의 반도체 메모리 소자에서 소오스 영역 및 드레인 영역은 여전히 넓은 면적을 차지하고 있다. 특히, 집적도면에서 유리한 낸드-구조의 반도체 메모리 소자에서도, 소오스 영역 및 드레인 영역은 교대로 배열되어 넓은 면적을 차지하고 있어, 반도체 메모리 소자의 집적도 증가에 제약이 되고 있다. 또한, 입체형 구조의 반도체 메모리 소자는 그 전계 분포가 일정하지 못하기 때문에 프로그램 및 소거 동작의 신뢰도가 낮다는 문제를 갖는다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 높은 동작 속도를 갖고 고집적화가 가능하며, 동시에 동작 신뢰도가 높은 반도체 메모리 소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 메모리 소자는 반도체 기판 및 상기 반도체 기판 내부로 리세스되어 형성된 제어 게이트 전극을 포함한다. 스토리지 노드막은 상기 제어 게이트 전극의 측벽 및 상기 반도체 기판 사이에 개재된다. 터널링 절연막은 상기 스토리지 노드막 및 상기 반도체 기판 사이에 개재된다. 블로킹 절연막은 상기 스토리지 노드막 및 상기 제어 게이트 전극 사이에 개재된다. 제 1 및 제 2 채널 영역들은 상기 제어 게이트 전극의 측벽을 둘러싸도록 상기 터널링 절연막 아래의 상기 반도체 기판의 표면 부근에 형성되고, 대향 이격된 한 쌍의 분리용 절연막들에 의해 분리된다. 그리고, 상기 블 로킹 절연막의 유전 상수는 상기 터널링 절연막의 유전 상수보다 크다.
상기 본 발명의 일 측면에 따르면, 상기 제어 게이트 전극은 원 기둥 형태를 가질 수 있다. 나아가, 상기 제어 게이트 전극의 반경 및, 상기 블로킹 절연막 및 상기 터널링 절연막의 유전 상수 값의 차이는 반비례 관계를 가질 수 있다.
상기 본 발명의 다른 측면에 따르면, 상기 반도체 메모리 소자는 상기 제어 게이트 전극의 바닥 및 상기 반도체 기판 사이에 개재되고 상기 터널링 절연막보다 두꺼운 매몰 절연막을 더 포함할 수 있다.
상기 본 발명의 또 다른 측면에 따르면, 상기 블로킹 절연막의 두께와 상기 블로킹 절연막의 유전 상수 값은 정비례 관계를 가질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 반도체 메모리 소자는, 반도체 기판 및 상기 반도체 기판 내부로 리세스되어 각각 형성된 복수의 제어 게이트 전극들을 포함한다. 복수의 스토리지 노드막들은 상기 복수의 제어 게이트 전극들의 측벽 및 상기 반도체 기판 사이에 각각 개재된다. 복수의 터널링 절연막들은 상기 복수의 스토리지 노드막들 및 상기 반도체 기판 사이에 개재되고, 그 인접한 한 쌍들끼리 서로 접촉되어 상기 반도체 기판을 제 1 및 제 2 영역으로 분리한다. 복수의 블로킹 절연막들은 상기 복수의 스토리지 노드막들 및 상기 복수의 제어 게이트 전극들 사이에 각각 개재된다. 제 1 채널 영역은 상기 복수의 제어 게이트 전극들 측벽의 일부분을 둘러싸도록 상기 반도체 기판의 제 1 영역의 표면 부근에 연속되게 형성된다. 제 2 채널 영역은 상기 복수의 제어 게이트 전극들 측벽의 다른 부분을 둘러싸도록 상기 반도체 기판의 제 2 영역의 표면 부근에 연속되 게 형성된다. 그리고, 상기 복수의 블로킹 절연막들의 유전 상수는 상기 복수의 터널링 절연막들의 유전 상수보다 크다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 입체형(3차원) 구조를 갖는다. 예를 들어, 본 발명의 실시예들에 따른 반도체 메모리 소자에서, 제어 게이트 전극은 반도체 기판 내부로 신장된 형태를 갖는다. 이러한 제어 게이트 전극은 리세스-타입 또는 트렌치-타입이라고 불릴 수 있지만, 본 발명의 범위는 이러한 명칭에 제약되지는 않는다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 비휘발성 메모리 소자, 예컨대 플래시(flash) 메모리 소자를 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 보여주는 부분 절단된 사시도이다.
도 1 및 도 2를 참조하면, 반도체 메모리 소자는 3차원 구조를 갖고, 반도체 기판(105), 채널 영역들(110a, 110b), 터널링 절연막(130), 스토리지 노드막(140), 블로킹 절연막(150) 및 제어 게이트 전극(160)을 포함한다. 반도체 메모리 소자는 하나의 제어 게이트 전극(160)을 이용하여, 한 쌍의 채널 영역들(110a, 110b)을 공통으로 제어할 수 있다. 한 쌍의 채널 영역들(110a, 110b)은 한 쌍의 분리용 절연막들(125a, 125b)에 의해 서로 분리된다. 선택적으로, 반도체 메모리 소자는 매몰 절연막(120)을 더 포함할 수 있다. 예를 들어, 이 실시예의 반도체 메모리 소자는 플래시 메모리 소자의 단위셀을 구성할 수 있다.
보다 구체적으로 보면, 반도체 기판(105)은 벌크 반도체 웨이퍼, 예컨대 실리콘 웨이퍼, 게르마늄 웨이퍼 또는 실리콘-게르마늄 웨이퍼를 포함할 수 있다. 다른 예로, 반도체 기판(105)은 벌크 반도체 웨이퍼 상에 반도체 에피층(epitaxial layer)을 더 포함할 수도 있다.
제어 게이트 전극(160)은 반도체 기판(105) 내부로 리세스되어 형성된다. 예를 들어, 반도체 기판(105) 내부로 홀(미도시)을 형성한 후, 그 홀을 도전층으로 매립함으로써 제어 게이트 전극(160)을 형성할 수 있다. 제어 게이트 전극(160)은 폴리실리콘, 금속, 또는 금속 실리사이드를 포함할 수 있다. 제어 게이트 전극(160)은 원기둥 형태를 갖고, 따라서, 대칭적인 방사형 전계를 유도할 수 있다. 다만, 제어 게이트 전극(160)으로부터 멀어질수록(즉, r이 커질수록) 전류 밀도가 작아지기 때문에, 이러한 방사형 전계가 작아진다. 특히, 제어 게이트 전극(160)의 반경이 작아질수록 이러한 전계의 감소가 더 커질 것이다. 이러한 방사형 전계의 변화는 평면형 반도체 메모리 소자에서의 균일한 전계와 비교될 수 있고, 따라서 후술하는 바와 같이 반도체 메모리 소자의 동작에 큰 영향을 미친다.
본 발명의 다른 실시예에서, 제어 게이트 전극(160)은 타원 기둥 형태 또는 다각 기둥 형태를 가질 수도 있다. 다만, 제어 게이트 전극(160)이 타원 또는 다각 기둥 형태를 갖는 경우에는, 전계가 방사상으로 균일하지 못할 수 있다. 이 경우에도, 제어 게이트 전극(160)은 분리용 절연막들(125a, 125b)을 잇는 선을 중심으로 대칭적인 형태를 갖는 것이 바람직하다.
스토리지 노드막(140)은 제어 게이트 전극(160)의 측벽 및 반도체 기판(105) 사이에 개재된다. 스토리지 노드막(140)은 전하 저장 매체로 이용된다. 예를 들어, 스토리지 노드막(140)은 폴리실리콘층, 실리콘 질화막층, 금속 또는 실리콘의 도트, 또는 금속 또는 실리콘의 나노-크리스탈을 포함할 수 있다. 특히, 실리콘 질화막층, 금속 또는 실리콘의 도트, 또는 금속 또는 실리콘의 나노-크리스탈은 국부적인 전하 트랩층으로 이용될 수 있다.
터널링 절연막(130)은 스토리지 노드막(140) 및 반도체 기판(105) 사이에 개재된다. 터널링 절연막(130)은 전하의 터널링 통로로 이용되고, 동작 전압에 따라서 적절한 두께로 선택될 수 있다. 예를 들어, 터널링 절연막(130)은 실리콘 산화막을 포함할 수 있다. 블로킹 절연막(150)은 스토리지 노드막(140) 및 제어 게이트 전극(160) 사이에 개재되어 둘 사이를 절연시킨다.
터널링 절연막(130), 스토리지 노드막(140) 및 블로킹 절연막(150)은 제어 게이트 전극(160)의 측벽을 따라서 형성될 수 있다. 즉, 블로킹 절연막(150)은 제어 게이트 전극(150)을 감싸고, 스토리지 노드막(140)은 블로킹 절연막(150)을 감싸고, 터널링 절연막(130)은 스토리지 노드막(140)을 감싸는 형태를 가질 수 있다. 따라서, 터널링 절연막(130), 스토리지 노드막(140) 및 블로킹 절연막(150)은 속이 빈 통 형태를 가질 수 있다.
한 쌍의 채널 영역들(110a, 110b)은 제어 게이트 전극(160)의 측벽을 둘러싸도록 터널링 절연막(130) 아래의 반도체 기판(105)의 표면 부근에 형성된다. 채널 영역들(110a, 110b)은 대향 이격된 한 쌍의 분리용 절연막들(125a, 125b)에 의해 분리된다. 예를 들어, 제 1 채널 영역(110a)은 분리용 절연막들(125a, 125b)의 아래에 위치하고, 제 2 채널 영역(110b)은 분리용 절연막들(125a, 125b)의 위에 위치할 수 있다. 예를 들어, 분리용 절연막들(125a, 125b)은 터널링 절연막(130)과 연결될 수 있고, 산화막, 질화막 또는 고유전율 유전막(high-k dielectric layer)을 포함할 수 있다.
선택적으로, 매몰 절연막(120)은 제어 게이트 전극(160)의 바닥 및 반도체 기판(105) 사이에 개재된다. 매몰 절연막(120)은 반도체 기판(105)의 바닥에 채널이 형성되지 않도록, 터널링 절연막(130)보다 두꺼운 두께를 가질 수 있다. 이에 따라서, 제 1 및 제 2 채널 영역들(110a, 110b)이 반도체 기판(105)의 바닥을 통해서도 연결되지 않는 것을 보장할 수 있다.
반도체 메모리 소자는 제 1 및 제 2 채널 영역들(110a, 110b)을 별도의 비트 라인으로 이용하고 제어 게이트 전극(160)을 공통 워드 라인으로 이용할 수 있다. 즉, 제 1 채널 영역(110a)을 통해서 제 1 전류(I1)의 흐름을 허용하고, 제 2 채널 영역(110b)을 통해서 제 2 전류(I2)의 흐름을 허용할 수 있다.
스토리지 노드막(140)은 하나의 환형 형상을 갖지만, 제 1 및 제 2 채널 영역(110a, 110b)들과 대면한 부분이 각각 국지적인 전하 저장층이 될 수 있다. 따라서, 반도체 메모리 소자는 단일-레벨 동작 방식에서도 2 비트의 데이터를 처리할 수 있다. 나아가, 채널 영역들(110a, 110b)은 수직 깊이를 조절함으로써 넓은 면적으로 형성될 수 있고 이에 따라 반도체 메모리 소자의 동작 속도가 높아질 수 있다.
한편, 제어 게이트 전극(160)에 의한 방사상 전계가 제어 게이트 전극(160)으로부터 멀어질수록(즉, r이 커질수록) 감소하기 때문에, 터널링 절연막(130) 및 블로킹 절연막(150)의 커패시턴스, 예컨대 두께 및 유전 상수 값은 반도체 메모리 소자의 동작 특성에 영향을 미칠 수 있다. 따라서, 제어 게이트 전극(160)으로부터 멀리 있는 터널링 절연막(130)에서 프로그램 및 소거 동작을 수행하기 위해서, 터널링 절연막(130)의 유전 상수보다 블로킹 절연막(150)의 유전 상수 값이 큰 것이 바람직하다. 예를 들어, 터널링 절연막(130)은 실리콘 산화막을 포함하고, 블로킹 절연막(150)은 고유전율 유전막을 포함할 수 있다. 예를 들어, 고유전율 유전막은 알루미늄 산화막, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 니오비윰 산화막 등을 포함할 수 있다. 본 발명의 이 실시예에서, 블로킹 절연막(150)은 그 유전 상수가 10 이상인 고유전율 유전막을 포함하는 것이 바람직하나, 본 발명의 범위가 반드시 이에 제약되는 것은 아니다.
한편, 제어 게이트 전극(160)의 반경이 작을수록 방사상 전계 값의 변화가 크기 때문에, 제어 게이트 전극(160)의 반경은 블로킹 절연막(150) 및 터널링 절연 막(130)의 유전 상수 값의 차이와 반비례 관계를 가질 수 있다. 즉, 제어 게이트 전극(160)의 반경이 작을수록, 블로킹 절연막(150)의 유전 상수 값은 더 커져야 한다.
이하에서는 도 5 내지 도 10을 참조하여, 비교예와 본 발명에 따른 실험예들의 시뮬레이션을 통해서, 반도체 메모리 소자에서 전압(voltage) 및 전계(electric field) 분포 특성을 설명한다. 도 5 내지 도 10에서, 제 1 영역(A)은 블로킹 절연막(150)을 나타내고, 제 2 영역(B)은 스토리지 노드막(140)을 나타내고, 제 3 영역(C)은 터널링 절연막(130)을 나타낸다. 도 5 내지 도 8의 실험예들에서, 터널링 절연막(130)은 그 유전 상수가 약 3.9인 실리콘 산화막이고, 블로킹 절연막(150)은 그 유전 상수가 약 40인 고유전율막이다. 도 5 및 도 6에서 블로킹 절연막(150)의 두께는 약 20 nm이고, 도 7 및 도 8에서 블로킹 절연막(150)의 두께는 약 5 nm이다. 도 9 및 도 10의 비교예에서, 터널링 절연막(130) 및 블로킹 절연막(150)은 모두 그 유전 상수 값이 약 3.9인 실리콘 절연막이다. 도 5 내지 도 10에서, 스토리지 노드막(140)은 모두 실리콘 질화막이다.
도 9 및 도 10에서 도시된 바와 같이, 비교예에서는 블로킹 절연막(150)에 걸린 전계(E)가 터널링 절연막(130)에 걸린 전계(E)보다 크다. 통상적으로, 전하의 터널링이 가능하기 위해서는 전계(E)가 적어도 약 8 ~ 10 MV/cm가 필요하다. 하지만, 이 비교예에서, 터널링 절연막(130)에 걸린 전계(E)는 약 3 ~ 4 MV/cm에 불과하고, 따라서 터널링 절연막(130)을 통해서 전하의 터널링이 일어나기 어렵다. 그 결과, 터널링 절연막(130)을 통한 반도체 메모리 소자의 프로그램 및 소거 동작이 어렵게 된다. 오히려, 블로킹 절연막(150)을 통해서 역 터널링이 발생할 가능성이 높고, 전압(V)을 더 높이면 유전 파괴(dielectric break down)가 발생할 수도 있다.
하지만, 도 5 내지 도 8에 도시된 바와 같이, 실험예들에서는 블로킹 절연막(150)에 걸린 전계(E)가 터널링 절연막(130)에 걸린 전계(E)보다 작다. 이 실험예들에서, 터널링 절연막(130)에는 8 ~ 10 MV/cm의 전계(E)가 걸리고, 따라서 터널링 절연막(130)을 통한 전하의 터널링이 가능해진다. 그 결과, 반도체 메모리 소자의 프로그램 및 소거 동작이 가능해진다. 이 경우, 프로그램 및 소거 동작을 위한 전압(V)도 10 내지 13 V 사이로, 평판형 반도체 메모리 소자에서 통상적인 15 내지 20V보다 낮다. 또한, 블로킹 절연막(150)에는 낮은 전계(E)가 걸리기 때문에 역 터널링도 억제된다.
한편, 블로킹 절연막(150)의 두께가 20 nm인 도 5 및 도 6의 경우에 비해서, 블로킹 절연막(150)의 두께가 5 nm인 도 7 및 도 8의 경우에, 터널링 절연막(130)에 걸린 전계(E)가 더 크다. 따라서, 블로킹 절연막(150)의 두께가 두꺼울수록 블로킹 절연막(150)의 유전 상수가 더 큰 것이 바람직하다. 즉, 블로킹 절연막(150)의 두께 및 유전 상수는 서로 정비례 관계에 있는 것이 바람직하다.
따라서, 본 발명의 이 실시예에 따른 반도체 메모리 소자에 따르면, 블로킹 절연막(150)을 통한 역 터널링은 효과적으로 억제되고, 터널링 절연막(130)을 통한 터널링이 용이해진다. 따라서, 반도체 메모리 소자의 프로그램 및 소거 동작의 신뢰성이 향상될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이고, 도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 보여주는 부분 절단된 사시도이다. 도 3 및 도 4에 따른 반도체 메모리 소자는 도 1 및 도 2에 따른 반도체 메모리 소자를 단위셀로 하고 복수의 이러한 단위셀들을 낸드-타입으로 연결한 구조를 가질 수 있다. 두 실시예들에서 동일한 참조 부호는 동일한 구성 요소를 나타내고, 중복된 설명은 생략된다.
도 3 및 도 4를 참조하면, 복수의 제어 게이트 전극들(160), 복수의 블로킹 절연막들(150) 및 복수의 스토리지 노드막들(140)은 복수의 단위셀에 각각 분리되게 형성된다. 하지만, 복수의 터널링 절연막들(130)은 그 인접한 한 쌍이 서로 접촉하도록 형성된다. 즉, 단위셀들의 터널링 절연막들(130)은 단부가 서로 연결되어 하나의 연속된 형태를 가질 수 있다. 이에 따라, 반도체 기판(105)은 터널링 절연막(130) 위쪽의 상부 영역 및 터널링 절연막(130) 아래의 하부 영역으로 분리될 수 있다. 이러한 하부 영역 및 상부 영역은 각각 제 1 영역 및 제 2 영역으로 불릴 수도 있고, 본 발명의 범위는 이러한 명칭에 제한되지 않는다.
이 실시예의 변형된 예에서, 인접한 단위셀들의 터널링 절연막들(130)이 직접 접촉하거나 중첩되지 않고, 도 1 및 도 2에 도시된 바와 같이 분리용 절연막들(125a, 125b)을 개재하여 연결될 수도 있다. 또는, 인접한 단위셀들의 터널링 절연막들(130)의 접촉된 부분이 도 1 및 도 2에 도시된 분리용 절연막들(125a, 125b)에 대응하는 것으로 이해될 수도 있다.
단위셀들의 터널링 절연막들(130)의 단부가 서로 연결됨에 따라서, 반도체 기판(105)의 하부 영역에 있는 단위셀들의 제 1 채널 영역(110a)들은 서로 연결되어 연속된다. 유사하게, 반도체 기판(105)의 상부 영역에 있는 단위셀들의 제 2 채널 영역(110b)들은 서로 연결되어 연속된다. 따라서, 단위셀들의 제 1 채널 영역들(110a)은 별도의 소오스 영역 및 드레인 영역 없이도 서로 연결될 수 있고, 제 1 전류(I1)의 흐름을 허용할 수 있다. 유사하게 단위셀들의 제 2 채널 영역들(110b)은 별도의 소오스 영역 및 드레인 영역 없이도 서로 연결될 수 있고, 제 2 전류(I2)의 흐름을 허용할 수 있다. 바람직하게는 제 1 및 2 채널 영역들(110a, 110b)은 대칭적으로 배치될 수 있다.
이와 같이 소오스 영역 및 드레인 영역 없이도 단위셀들의 채널 영역들(110a, 110b)이 각각 연결되는 이유는, 제어 게이트 전극(160)들이 방사형 전계를 갖기 때문이다. 따라서, 이 실시예의 반도체 메모리 소자는 소오스 영역 및 드레인 영역이 생략된 낸드-구조를 갖고, 따라서 종래의 낸드 구조에 비해서 그 차지하는 면적을 크게 줄일 수 있다. 그 결과, 이 실시예의 반도체 메모리 소자는 종래에 비해서 매우 높은 집적도를 가질 수 있다. 더구나, 이 실시예의 반도체 메모리 소자는 적은 면적을 차지하면서도, 단일-레벨 동작 방식의 경우에도 2 비트의 데이터를 처리할 수 있어 높은 동작 속도를 가질 수 있다.
비록 도 5 및 도 6에는 네 개의 단위셀이 도시되었지만, 본 발명은 이에 제한되지 않는다. 따라서, 이 실시예에서 반도체 메모리 소자는 하나의 낸드 구조의 스트링을 나타낼 수 있고, 이 하나의 스트링 내의 단위셀의 수는 적절하게 선택될 수 있다.
따라서, 이 실시예에 따른 반도체 메모리 소자의 동작 특성은 도 5 내지 도 10의 설명을 또한 참조할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 반도체 메모리 소자는 단일-레벨 동작 방식에서도 2 비트의 데이터를 처리할 수 있다. 또한, 채널 영역들의 수직 깊이를 조절함으로써 동작 전류를 높일 수 있어, 반도체 메모리 소자의 동작 속도가 높아질 수 있다.
또한, 본 발명에 따른 반도체 메모리 소자는 소오스 영역 및 드레인 영역이 생략된 낸드-구조를 갖고, 따라서 종래의 낸드 구조에 비해서 그 차지하는 면적을 크게 줄일 수 있다. 따라서, 본 발명에 따른 반도체 메모리 소자는 종래에 비해서 매우 높은 집적도를 가질 수 있다.
또한, 본 발명에 따른 반도체 메모리 소자에 따르면, 블로킹 절연막을 통한 역 터널링은 효과적으로 억제되고, 터널링 절연막을 통한 터널링이 용이해진다. 따라서, 반도체 메모리 소자의 프로그램 및 소거 동작의 신뢰성이 향상될 수 있다.

Claims (18)

  1. 반도체 기판;
    상기 반도체 기판 내부로 리세스되어 형성된 제어 게이트 전극;
    상기 제어 게이트 전극의 측벽 및 상기 반도체 기판 사이에 개재된 스토리지 노드막;
    상기 스토리지 노드막 및 상기 반도체 기판 사이에 개재된 터널링 절연막;
    상기 스토리지 노드막 및 상기 제어 게이트 전극 사이에 개재된 블로킹 절연막; 및
    상기 제어 게이트 전극의 측벽을 둘러싸도록 상기 터널링 절연막 아래의 상기 반도체 기판의 표면 부근에 형성되고, 대향 이격된 한 쌍의 분리용 절연막들에 의해 분리된 제 1 및 제 2 채널 영역들을 포함하고,
    상기 블로킹 절연막의 유전 상수는 상기 터널링 절연막의 유전 상수보다 큰 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 제어 게이트 전극은 원기둥 형태를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 2 항에 있어서, 상기 제어 게이트 전극의 반경 및, 상기 블로킹 절연막 및 상기 터널링 절연막의 유전 상수 값의 차이는 반비례 관계를 갖는 것을 특징으 로 하는 반도체 메모리 소자.
  4. 제 2 항에 있어서, 상기 스토리지 노드막, 상기 터널링 절연막 및 상기 블로킹 절연막은 상기 제어 게이트 전극의 측벽을 따라서 형성된 것을 특징으로 하는 반도체 메모리 소자.
  5. 제 2 항에 있어서, 상기 제어 게이트 전극은 상기 한 쌍의 분리용 절연막들을 잇는 선을 중심으로 대칭적으로 형성된 것을 특징으로 하는 반도체 메모리 소자.
  6. 제 1 항에 있어서, 상기 제어 게이트 전극의 바닥 및 상기 반도체 기판 사이에 개재되고, 상기 터널링 절연막보다 두꺼운 매몰 절연막을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제 1 항에 있어서, 상기 스토리지 노드막은 폴리실리콘층, 실리콘 질화막층, 금속 또는 실리콘의 도트, 또는 금속 또는 실리콘의 나노-크리스탈을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제 1 항에 있어서, 상기 블로킹 절연막의 두께와 상기 블로킹 절연막의 유전 상수 값은 정비례 관계를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제 1 항에 있어서, 상기 터널링 절연막은 실리콘 산화막을 포함하고, 상기 블로킹 절연막은 그 유전 상수 값이 10 이상인 고유전율 유전막을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 반도체 기판;
    상기 반도체 기판 내부로 리세스되어 각각 형성된 복수의 제어 게이트 전극들;
    상기 복수의 제어 게이트 전극들의 측벽 및 상기 반도체 기판 사이에 각각 개재된 복수의 스토리지 노드막들;
    상기 복수의 스토리지 노드막들 및 상기 반도체 기판 사이에 개재되고, 그 인접한 한 쌍들끼리 서로 접촉되어 상기 반도체 기판을 제 1 및 제 2 영역으로 분리하는 복수의 터널링 절연막들;
    상기 복수의 스토리지 노드막들 및 상기 복수의 제어 게이트 전극들 사이에 각각 개재된 복수의 블로킹 절연막들; 및
    상기 복수의 제어 게이트 전극들 측벽의 일부분을 둘러싸도록 상기 반도체 기판의 제 1 영역의 표면 부근에 연속되게 형성된 제 1 채널 영역; 및
    상기 복수의 제어 게이트 전극들 측벽의 다른 부분을 둘러싸도록 상기 반도체 기판의 제 2 영역의 표면 부근에 연속되게 형성된 제 2 채널 영역을 포함하고,
    상기 복수의 블로킹 절연막들의 유전 상수는 상기 복수의 터널링 절연막들의 유전 상수보다 큰 것을 특징으로 하는 반도체 메모리 소자.
  11. 제 10 항에 있어서, 상기 복수의 제어 게이트 전극들은 원 기둥 형태를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제 11 항에 있어서, 상기 복수의 제어 게이트 전극들의 반경 및, 상기 복수의 블로킹 절연막들 및 상기 복수의 터널링 절연막들의 유전 상수 값의 차이는 반비례 관계를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제 11 항에 있어서, 상기 복수의 스토리지 노드막들, 상기 복수의 터널링 절연막들 및 상기 복수의 블로킹 절연막들은 상기 복수의 제어 게이트 전극들의 측벽을 따라서 형성된 것을 특징으로 하는 반도체 메모리 소자.
  14. 제 10 항에 있어서, 상기 제 1 채널 영역 및 상기 제 2 채널 영역은 대칭적으로 형성된 것을 특징으로 하는 반도체 메모리 소자.
  15. 제 10 항에 있어서, 상기 복수의 제어 게이트 전극들의 바닥 및 상기 반도체 기판 사이에 각각 개재되고 상기 복수의 터널링 절연막들보다 두꺼운 복수의 매몰 절연막들을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  16. 제 10 항에 있어서, 상기 복수의 스토리지 노드막들 각각은 폴리실리콘층, 실리콘 질화막층, 금속 또는 실리콘의 도트, 또는 금속 또는 실리콘의 나노-크리스탈을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  17. 제 10 항에 있어서, 상기 블로킹 절연막들의 두께와 상기 블로킹 절연막들의 유전 상수 값은 정비례 관계를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  18. 제 10 항에 있어서, 상기 터널링 절연막들은 실리콘 산화막을 포함하고, 상기 블로킹 절연막들은 그 유전 상수 값이 10 이상인 고유전율 유전막을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
KR1020060101569A 2006-10-18 2006-10-18 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자 KR20080035211A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060101569A KR20080035211A (ko) 2006-10-18 2006-10-18 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자
US11/808,982 US7732855B2 (en) 2006-10-18 2007-06-14 Semiconductor memory device including recessed control gate electrode
JP2007240921A JP2008103699A (ja) 2006-10-18 2007-09-18 リセスタイプの制御ゲート電極を備える半導体メモリ素子
CNA2007101616379A CN101165901A (zh) 2006-10-18 2007-09-27 包括凹槽式控制栅电极的半导体存储器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060101569A KR20080035211A (ko) 2006-10-18 2006-10-18 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자

Publications (1)

Publication Number Publication Date
KR20080035211A true KR20080035211A (ko) 2008-04-23

Family

ID=39317099

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060101569A KR20080035211A (ko) 2006-10-18 2006-10-18 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자

Country Status (4)

Country Link
US (1) US7732855B2 (ko)
JP (1) JP2008103699A (ko)
KR (1) KR20080035211A (ko)
CN (1) CN101165901A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101121527B1 (ko) * 2009-08-10 2012-02-28 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치의 제조 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090041764A (ko) * 2007-10-24 2009-04-29 삼성전자주식회사 비휘발성 메모리 소자의 동작 방법
US7923328B2 (en) * 2008-04-15 2011-04-12 Freescale Semiconductor, Inc. Split gate non-volatile memory cell with improved endurance and method therefor
US8871576B2 (en) * 2011-02-28 2014-10-28 International Business Machines Corporation Silicon nanotube MOSFET
US10083979B2 (en) 2016-09-16 2018-09-25 Toshiba Memory Corporation Semiconductor device, manufacturing method and controlling method of semiconductor device
TWI745392B (zh) * 2017-06-29 2021-11-11 瑞禾生物科技股份有限公司 生物感測元件及其製造方法以及生物分子檢測方法
CN107863348B (zh) * 2017-11-01 2019-03-12 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US11227896B2 (en) * 2018-12-21 2022-01-18 SK Hynix Inc. Nonvolatile memory device having stacked cell transistors and operating method thereof

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5045490A (en) * 1990-01-23 1991-09-03 Texas Instruments Incorporated Method of making a pleated floating gate trench EPROM
US5146426A (en) 1990-11-08 1992-09-08 North American Philips Corp. Electrically erasable and programmable read only memory with trench structure
US5315142A (en) * 1992-03-23 1994-05-24 International Business Machines Corporation High performance trench EEPROM cell
US20070004134A1 (en) * 1996-05-29 2007-01-04 Vora Madhukar B Vertically integrated flash EPROM for greater density and lower cost
US6025626A (en) * 1996-09-23 2000-02-15 Siemens, Aktiengesellschaft Nonvolatile memory cell
JP4332278B2 (ja) * 2000-03-10 2009-09-16 Ｏｋｉセミコンダクタ株式会社 不揮発性メモリの製造方法
US6933556B2 (en) * 2001-06-22 2005-08-23 Fujio Masuoka Semiconductor memory with gate at least partially located in recess defined in vertically oriented semiconductor layer
DE10130766B4 (de) 2001-06-26 2005-08-11 Infineon Technologies Ag Vertikal-Transistor, Speicheranordnung sowie Verfahren zum Herstellen eines Vertikal-Transistors
US6720611B2 (en) * 2002-01-28 2004-04-13 Winbond Electronics Corporation Fabrication method for flash memory
KR100487523B1 (ko) * 2002-04-15 2005-05-03 삼성전자주식회사 부유트랩형 비휘발성 메모리 소자 및 그 제조방법
US6977412B2 (en) 2003-09-05 2005-12-20 Micron Technology, Inc. Trench corner effect bidirectional flash memory cell
US7050330B2 (en) 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device
US7148538B2 (en) * 2003-12-17 2006-12-12 Micron Technology, Inc. Vertical NAND flash memory array
US7037792B2 (en) 2004-06-25 2006-05-02 Promos Technologies, Inc. Formation of removable shroud by anisotropic plasma etch
US7129536B2 (en) * 2004-09-02 2006-10-31 Silicon Storage Technology, Inc. Non-planar non-volatile memory cell with an erase gate, an array therefor, and a method of making same
KR100674948B1 (ko) * 2005-01-20 2007-01-26 삼성전자주식회사 다중 비트의 불휘발성 메모리소자 및 그 제조방법
TWI295506B (en) * 2005-02-03 2008-04-01 Samsung Electronics Co Ltd Semiconductor device having transistor with vertical gate electrode and method of fabricating the same
KR20080010900A (ko) * 2006-07-28 2008-01-31 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
US9461182B2 (en) * 2007-05-07 2016-10-04 Infineon Technologies Ag Memory cell

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101121527B1 (ko) * 2009-08-10 2012-02-28 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치의 제조 방법
KR101121485B1 (ko) * 2009-08-10 2012-02-28 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치
US8258033B2 (en) 2009-08-10 2012-09-04 Kabushiki Kaisha Toshiba Method of manufacturing nonvolatile semiconductor memory device

Also Published As

Publication number Publication date
US20080093662A1 (en) 2008-04-24
JP2008103699A (ja) 2008-05-01
CN101165901A (zh) 2008-04-23
US7732855B2 (en) 2010-06-08

Similar Documents

Publication Publication Date Title
US10748634B2 (en) Three-dimensional semi-conductor memory devices including a first contact with a sidewall having a stepwise profile
KR100707217B1 (ko) 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자 및 그 제조 방법
US9299714B2 (en) Semiconductor device and method of manufacturing the same
KR20090037690A (ko) 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR20130036735A (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR20080035211A (ko) 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자
CN101114654A (zh) 非易失性存储装置及其操作和制造方法
US11342436B2 (en) Semiconductor devices
CN112802856A (zh) 半导体器件
US7618864B2 (en) Nonvolatile memory device and methods of forming the same
KR20100068522A (ko) 플로팅 바디를 갖는 적층형 비휘발성 메모리 셀 소자, 상기셀 소자를 이용한 비휘발성 메모리 셀 스택, 비휘발성 메모리 셀 스트링, 비휘발성 메모리 셀 어레이 및 그 제조 방법
CN115411040A (zh) 半导体结构
KR20080048313A (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR101131136B1 (ko) 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자의 동작 방법
TWI612523B (zh) 記憶體單元及非揮發性半導體記憶裝置
US7042107B2 (en) Scalable two transistor memory devices
US20220310641A1 (en) Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
TWI818231B (zh) 半導體記憶裝置
KR100763918B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
US11538829B2 (en) Memory device with first switch and word line switches comprising a common control electrode and manufacturing method for the same
JPH05291586A (ja) 不揮発性半導体記憶装置及びその製造方法
US20120104482A1 (en) Semiconductor devices having a control gate electrode including a metal layer filling a gap between adjacent floating gates and methods of fabricating the same
US20230170024A1 (en) Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
JP6266688B2 (ja) 不揮発性半導体記憶装置
KR20100067168A (ko) 적층형 비휘발성 메모리 셀 소자, 상기 셀 소자를 이용한 비휘발성 메모리 셀 스택, 비휘발성 메모리 셀 스트링, 비휘발성 메모리 셀 어레이 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid