KR20100067168A - 적층형 비휘발성 메모리 셀 소자, 상기 셀 소자를 이용한 비휘발성 메모리 셀 스택, 비휘발성 메모리 셀 스트링, 비휘발성 메모리 셀 어레이 및 그 제조 방법 - Google Patents

적층형 비휘발성 메모리 셀 소자, 상기 셀 소자를 이용한 비휘발성 메모리 셀 스택, 비휘발성 메모리 셀 스트링, 비휘발성 메모리 셀 어레이 및 그 제조 방법 Download PDF

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Abstract

본 발명은 적층형 비휘발성 메모리 셀 소자, 비휘발성 메모리 셀 소자 스택, 비휘발성 메모리 셀 스트링, 비휘발성 메모리 셀 스트링 스택, 비휘발성 메모리 셀 스트링 스택 어레이에 관한 것이다. 셀 스트링은 다수 개의 적층형 비휘발성 메모리 셀 소자 및 상기 셀 소자의 끝단에 연결되는 스위칭 소자를 구비한다. 셀 소자 스택은 반도체 기판위에 상기 적층형 비휘발성 메모리 셀 소자들을 적층하여 구현된다. 상기 셀 스트링 스택은 상기 셀 스트링을 적층하여 구현되며, 상기 셀 스트링 스택을 배열하여 셀 스트링 스택 어레이를 구현한다. 상기 셀 소자 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 형성된 제1 절연막; 상기 제1 절연막의 측면의 일부에 형성된 제1 반도체 영역; 상기 게이트 스택의 측면에 형성된 제2 반도체 영역;을 구비한다. 상기 제1 절연막과 제2 반도체 영역은 상기 게이트 스택의 측면에 교대로 층으로 형성된다. 본 발명에 의하여 제조비용을 줄이면서 NAND 비휘발성 메모리의 용량증가와 셀 소자의 성능을 크게 개선할 수 있다.
NAND, 비휘발성, 적층형, 메모리, 고집적, 고용량, 스트링, 스택

Description

적층형 비휘발성 메모리 셀 소자, 상기 셀 소자를 이용한 비휘발성 메모리 셀 스택, 비휘발성 메모리 셀 스트링, 비휘발성 메모리 셀 어레이 및 그 제조 방법 {Stacked nonvolatile memory cell device, and nonvolatile memory cell stack, nonvolatile memory cell string, nonvolatile memory cell array using the cell device, and fabricating method thereof}
본 발명은 적층형 비휘발성 메모리 셀 소자, 상기 셀 소자를 이용한 비휘발성 메모리 셀 스택, 비휘발성 메모리 셀 스트링, 비휘발성 메모리 셀 어레이 및 그 제조방법에 관한 것으로서, 보다 상세하게는 MOS 기반의 비휘발성 메모리 소자의 축소화 특성과 성능을 개선하고 메모리 용량을 늘리기 위한 새로운 NAND 비휘발성 메모리 구조로서, 다수 개의 셀 소자들을 적층형으로 형성한 비휘발성 메모리 셀 스택, 상기 적층형 비휘발성 메모리 셀 소자들과 스위칭 소자로 구성되는 셀 스트링, 상기 셀 스트링들로 구성되는 셀 스트링 스택, 및 상기 셀 스트링 스택을 배열하여 구현한 셀 어레이에 관한 것이다.
최근 비휘발성 메모리는 가전 및 휴대용 전자기기에서 그 수요가 급속히 증가하고 있어 지속적인 성장이 가능한 것으로 예상되고 있다. 낸드 (NAND) 비휘발성 메모리의 집적도는 IT 기술의 발전에 따라 계속 증가되는 것이 요구되고 있다. 낸드 비휘발성 메모리의 집적도는 셀 소자의 집적도에 의해 크게 좌우된다. 최근, 셀 소자의 게이트 길이가 50 nm 이하로 줄어들고 있고, 메모리 용량은 수십 기가 비트에 이르고 있다. 따라서 기존의 도전성 플로팅 게이트를 갖는 평탄 채널 구조의 비휘발성 메모리 소자는 짧은채널효과가 큰 문제로 대두되어 있고, 제조 공정도 크게 어려워지는 문제에 직면했다. 게이트 길이가 50 nm 이하인 기술은 고가의 장비나 공정을 필요로 하므로 제조 단가가 증가하는 문제점이 있다. 향후 계속해서 게이트 길이가 줄어들어야 집적도를 향상시킬 수 있는데, 이러한 상황에 대처할 수 있는 대안이 고려될 필요가 있다.
기존의 플로팅 폴리 전극을 갖는 소자의 집적도를 높이기 위하여 메모리 저장 노드를 질화막과 같은 절연성 저장전극을 사용하는 SONOS 계열의 비휘발성 메모리 셀이 고려되고 있다. 또한, 나노 dot 또는 나노 crystal을 전하저장전극으로 사용하는 NFGM(Nano-Floating Gate Memory) 셀이 고려되고 있다. 기존의 평탄채널 구조에 질화막이나 나노 dot과 같은 전하저장전극을 사용하여 메모리 셀을 구현할 경우, 기존의 도전성 폴리 실리콘의 플로팅 게이트를 사용한 경우에 비해 축소화 특성이 개선된다. 그러나 이러한 개선된 전하저장전극을 사용하더라도 40 nm 급 이하의 게이트 길이에 대해서는 짧은채널효과에 의해 특성이 크게 저하되거나 축소화가 불가능한 한계에 직면하게 된다.
셀 소자의 게이트 길이를 40 nm 급 이하로 줄일 경우 발생하는 짧은채널효과를 억제하고 문턱전압의 산포를 줄이기 위해 평탄채널 소자에서 비대칭 소스/드레 인 구조를 갖는 SONOS (or TANOS: TaN-AlO-SiN-Oxide-Si) 셀 소자 (K. T. Park et al, A 64-cell NAND flash memory with asymmetric S/D structure for sub-40 nm technology and beyond, in Technical Digest of Symposium on VLSI Technology, p. 24, 2006)가 삼성전자에 의해 발표되었다. 셀 소자의 게이트를 중심으로 한쪽은 소스나 드레인이 있고 다른 쪽에는 소스나 드레인이 없는 구조이다. 소스나 드레인이 없는 영역에 제어 전극으로부터의 fringing 전계를 이용하여 반전층이 형성되도록 하여 짧은 채널효과를 억제하는 구조이다. 비록 기존의 소스/드레인 영역을 갖는 평탄 채널을 갖는 SONOS 셀 소자에 비해 축소화 특성은 개선되지만, 셀 소자의 소스/드레인 중 어느 한쪽은 제어전극과 겹치는 형태로 형성되기 때문에 40 nm 이하의 채널길이에서 짧은채널효과를 보이며, 궁극적으로 평탄채널 구조가 갖는 축소화 한계에 직면하게 된다. 또한 상기 2가지 구조는 실리콘 표면에만 한 층으로 메모리가 구현되므로 집적도를 개선하는데 한계가 있다.
제조 단가를 줄이면서 집적도를 높일 수 있는 방법은 셀 소자나 셀 스트링을 수직으로 배치하는 방법이 있다. 미국 특허 (등록번호: 5739567, 명칭: Highly compact memory device with nonvolatile vertical transistor memory cell)에서는 트랜치를 형성하고 순차적으로 터널링 절연막, 플로팅 게이트, 블록킹 절연막, 제어전극을 트랜치 내에 형성하여 구현하였다. 소스는 트랜치의 바닥 근처 반도체 영역에, 그리고 드레인은 트랜치의 상부 근처 반도체 영역에 각각 형성하였다. 이 구조에서는 수직형 셀 소자가 1개만이 형성되어 실질적으로 메모리 용량을 높일 수 없으며, 구조적인 문제로 인해 여러 개의 셀 소자를 수직으로 형성할 수 없다.
발표된 논문(Y. Fukuzumi et al., "Optimal integration and characteristics of vertical array devices for ultra-high density, bit-cost scalable flash memory," IEDM Tech. Dig., pp. 449-452, 2007)에서는 상기 미국 특허가 갖는 문제점을 해결하기 위해 수직으로 여러 개의 셀과 두 개의 스위치 소자를 배치하고 있다. 따라서 집적도를 높일 수 있다. 그러나 쓰기 시간이 다소 느리고, 특히 지우기 시간이 느린 단점이 있다. 또한 유지시간(retention) 특성이 나쁘다. 제조공정에 있어서 수직으로 적층되는 여러 층의 제어전극 사이에 전기적 절연을 위해 제어전극 층 사이에 절연막을 형성한다. 이 경우 하나의 스트링을 형성하기 위해 원형의 관통구를 형성할 때, 폴리실리콘으로 구성되는 제어전극과 실리콘 산화막으로 구성되는 절연층을 번갈아 가면서 계속 식각해야 하는데, 이는 공정적으로 매우 어렵고 많은 시간을 소요할 수 있다. 또한 튜브(tube)형태의 바디를 수직으로 형성할 때 바닥이 반도체 영역과 전기적으로 연결되도록 하기 위해서 관통구의 수직 측벽에 형성된 게이트 절연막 또는 블록킹 절연막은 남기고 관통구 바닥에 있는 것만 식각해야 한다. 이때 절연막이 손상을 입을 수 있고, 이는 메모리 셀 특성의 저하로 이어질 수 있고, 결국 수율이 저하될 수 있다. 관통구의 바닥에 형성되는 소스 영역을 관통구의 상부 표면으로부터 전기적인 콘택을 하고 배선을 하려면 큰 단차를 극복해야 함은 물론이고 추가의 마스크를 필요로 할 수 있다. 요컨대 공정적 측면에서 많은 어려움이 있다.
이와 같이, 상기와 같은 기존의 발표된 소자들이 갖는 문제점을 해결할 수 있는 새로운 구조의 고집적/고성능 비휘발성 메모리 소자를 개발할 필요성이 요구 되었다.
전술한 문제점을 해결하기 위한 본 발명의 목적은 제조 공정이 용이하고 메모리 셀 특성을 개선할 수 있는 적층형 비휘발성 메모리 셀 소자, 상기 셀 소자를 이용한 비휘발성 메모리 셀 스택, 비휘발성 메모리 셀 스트링, 비휘발성 메모리 셀 스트링 스택, 비휘발성 메모리 셀 어레이 및 그 제조 방법을 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징은 적층형 비휘발성 메모리 셀 소자에 관한 것으로서, 상기 셀 소자는, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 형성된 제1 절연막; 상기 제1 절연막의 측면의 일부에 형성된 제1 반도체 영역; 및 상기 게이트 스택의 측면에 형성된 제2 반도체 영역;을 구비하고, 상기 제1 절연막 및 제2 반도체 영역은 서로 인접하게 형성됨과 동시에 상기 게이트 스택의 한쪽 측면에 형성된다.
본 발명의 제2 특징에 따른 비휘발성 메모리 셀 소자 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 복수의 층으로 형성된 제1 절연막; 상기 제1 절연막의 측면의 일부에 형성된 제1 반도체 영역; 및 상기 게이트 스택의 측면에 복수의 층으로 형성된 제2 반도체 영역; 을 구비하고, 상기 제1 절연막 및 제2 반도체 영역은 게이트 스택의 동일한 측면에 번갈아가면서 형성되며, 상기 제1 반도체 영역은 제2 반도체 영역들의 사이에 배치된다.
제2 특징에 따른 비휘발성 메모리 셀 소자 스택에 있어서, 상기 제1 반도체 영역 및 제2 반도체 영역은 식각율이 다른 반도체 물질들로 이루어지는 것이 바람직하다.
제2 특징에 따른 비휘발성 메모리 셀 소자 스택에 있어서, 상기 제2 반도체 영역의 측면 중 상기 제어전극과 겹치지 않은 제2 반도체 영역에 형성된 소스 및 드레인 영역을 더 구비할 수 있다.
제2 특징에 따른 비휘발성 메모리 셀 소자 스택에 있어서, 반도체 기판위에 형성된 제5 절연막을 더 구비하고, 상기 제어 전극, 제1 반도체 영역 및 제1 절연막은 상기 제5 절연막 위에 형성될 수 있다.
제2 특징에 따른 비휘발성 메모리 셀 소자 스택에 있어서, 상기 제1 반도체 영역 및 제2 반도체 영역은 전기적으로 연결되고, 상기 제1 반도체 영역은 상기 반도체 기판 및 상부전극에 전기적으로 연결되거나, 또는 반도체 기판과 전기적으로 연결되거나, 상부 전극과 전기적으로 연결되는 것이 바람직하다.
제2 특징에 따른 비휘발성 메모리 셀 소자 스택에 있어서, 상기 게이트 스택은 터널링 절연막, 전하저장노드, 컨트롤 절연막으로 이루어지거나, 터널링 절연막과 전하저장노드로 구성되거나, 전하저장노드와 블록킹 절연막으로 이루어지는 것 이 바람직하다.
제2 특징에 따른 비휘발성 메모리 셀 소자 스택에 있어서, 상기 제2 반도체 영역의 측면에 형성되는 상기 게이트 스택 및 상기 제어전극은 상기 제2 반도체 영역의 측면을 일부 감싸는 것이 바람직하다.
본 발명의 제3 특징에 따른 비휘발성 메모리 셀 스트링 스택은, 반도체 기판; 및 상기 반도체 기판위에 적층된 다수 개의 비휘발성 메모리 셀 스트링들;을 구비하며,
상기 비휘발성 메모리 셀 스트링은, 일렬로 배열된 다수 개의 비휘발성 메모리 셀 소자들; 및 상기 비휘발성 메모리 셀 소자들의 끝단에 연결되는 스위칭 소자;를 구비하고,
상기 비휘발성 메모리 셀 소자는, 제어전극; 상기 제어전극의 측면에 형성된 게이트 스택; 상기 게이트 스택의 측면에 형성된 제1 절연막; 상기 제1 절연막의 측면의 일부에 형성된 제1 반도체 영역; 상기 게이트 스택의 측면에 형성된 제2 반도체 영역;을 구비하고, 각 셀 소자의 제1 절연막 및 제1 반도체 영역은 같은 층에서 서로 인접하게 형성되어 같은 층에서 인접한 셀 소자의 제1 절연막 및 제1 반도체 영역과 수평으로 서로 연결되고, 상기 제2 반도체 영역은 같은 층에서 인접한 셀 소자의 제2 반도체 영역과 수평으로 서로 연결되며, 각 셀 소자의 제어전극은 제어전극간 절연막에 의해 서로 전기적으로 격리되어 형성된다.
제3 특징에 따른 비휘발성 메모리 셀 스트링 스택에 있어서, 상기 스위칭 소자는 셀 소자와 동일하게 구성되거나, 셀 소자와 동일하게 구성되되, 게이트 스택 을 대신하여 한층 또는 다층의 절연막으로 이루어지는 게이트 절연막으로 구현되며, 상기 게이트 절연막이 다층의 절연막으로 구현되는 경우 서로 인접한 층은 서로 다른 밴드갭을 갖는 물질로 이루어지는 것이 바람직하다.
제3 특징에 따른 비휘발성 메모리 셀 스트링 스택에 있어서, 상기 제2 반도체 영역의 측면 중 상기 제어전극과 겹치지 않는 제2 반도체 영역에 형성된 소스 및 드레인 영역을 더 구비할 수 있다.
제3 특징에 따른 비휘발성 메모리 셀 스트링 스택에 있어서, 상기 제2 반도체 영역의 측면 중 상기 제어전극과 겹치는 제2 반도체 영역의 폭을 상기 제어전극과 겹치지 않는 제2 반도체 영역의 폭보다 더 넓게 형성하거나 더 좁게 형성하는 것이 바람직하다.
제3 특징에 따른 비휘발성 메모리 셀 스트링 스택에 있어서, 상기 층으로 형성된 제1 반도체 영역은 제2 반도체 영역과 만나게 형성되되 제2 반도체 영역의 임의의 영역과 국소적으로 만나도록 형성되는 것이 바람직하다.
제3 특징에 따른 비휘발성 메모리 셀 스트링 스택에 있어서, 상기 셀 소자의 전하저장노드는 상기 셀 소자의 제어 전극과 겹치는 제2 반도체 영역의 측면 부분에만 형성되거나 각 셀 소자의 제2 반도체 영역의 측면 전체에 형성될 수 있으며,
상기 셀 스트링 스택에서 제일 하단에 형성된 셀 스트링의 제1 반도체 영역이 반도체 기판과 연결되거나, 제일 상단에 형성된 셀 스트링의 제1 반도체 영역 또는 제2 반도체 영역이 상부 전극에 연결되거나, 상기 하부 및 상부에 위치한 제1 반도체 영역이 각각 반도체 기판과 상부 전극에 연결되는 것이 바람직하다.
제3 특징에 따른 비휘발성 메모리 셀 스트링 스택에 있어서, 상기 제2 반도체 영역들의 가장자리 모양을 "L" 형태의 구조로 형성하고, 상기 "L" 형태의 구조의 상부 표면에 제1 접촉창을 형성하고, 상기 제1 접촉창이 금속 또는 반도체 배선과 연결되도록 하는 것이 바람직하다.
본 발명의 제4 특징에 따른 일렬로 배열된 다수 개의 비휘발성 메모리 셀 스트링 스택들로 이루어지는 비휘발성 메모리 셀 스트링 스택 어레이에 있어서, 상기 비휘발성 메모리 셀 스트링 스택은, 반도체 기판; 및 상기 반도체 기판위에 적층된 다수 개의 비휘발성 메모리 셀 스트링들;을 구비하며,
상기 비휘발성 메모리 셀 스트링은, 일렬로 배열된 다수 개의 비휘발성 메모리 셀 소자들; 및 상기 비휘발성 메모리 셀 소자들의 끝단에 연결되는 스위칭 소자;를 구비하고,
상기 비휘발성 메모리 셀 소자는, 제어전극; 상기 제어전극의 측면에 형성된 게이트 스택; 상기 게이트 스택의 측면에 형성된 제1 절연막; 상기 제1 절연막의 측면의 일부에 형성된 제1 반도체 영역; 상기 게이트 스택의 측면에 형성된 제2 반도체 영역;을 구비하고, 각 셀 소자의 제1 절연막 및 제1 반도체 영역은 같은 층에서 서로 인접하게 형성되어 인접한 셀 소자의 제1 절연막 및 제1 반도체 영역과 수평으로 서로 연결되고, 상기 제2 반도체 영역은 인접한 셀 소자의 제2 반도체 영역과 수평으로 서로 연결되며, 각 셀 소자의 제어전극은 제어전극간 절연막에 의해 서로 전기적으로 격리되어 형성된다.
제4 특징에 따른 비휘발성 메모리 셀 스트링 스택 어레이에 있어서, 상기 셀 스트링 스택은 인접한 셀 스트링 스택과 제어 전극 및 제2 반도체 영역을 공유하는 것이 바람직하다. 제4 특징에 따른 비휘발성 메모리 셀 스트링 스택 어레이에 있어서, 서로 인접한 셀 스트링 스택의 제2 반도체 영역의 사이에 제3 절연막을 더 구비하여, 서로 인접한 셀 스트링 스택들은 제2 반도체 영역은 공유하지 아니하고 제어 전극만을 공유하도록 할 수 있다. 제4 특징에 따른 비휘발성 메모리 셀 스트링 스택 어레이에 있어서, 상기 셀 스트링 스택들은 상기 셀 스트링이 길게 형성된 방향과 교차하는 방향으로 상기 제어전극과 상기 제2 반도체 영역이 번갈아 배치되되, 서로 인접한 셀 스트링 스택들의 제2 반도체 영역은 공유되고 제어전극은 공유되지 않도록 서로 인접한 제어전극과의 사이에 제3 절연막을 추가로 구비할 수 있다. 제4 특징에 따른 비휘발성 메모리 셀 스트링 스택 어레이에 있어서, 상기 셀 소자는 제2 반도체 영역의 측면 중 상기 제어전극과 겹치지 않은 제2 반도체 영역에 형성된 소스 및 드레인 영역을 더 구비할 수 있다. 제4 특징에 따른 비휘발성 메모리 셀 스트링 스택 어레이에 있어서, 메모리 구동을 위한 주변회로와 동일한 기판에 집적되는 것이 바람직하다. 제4 특징에 따른 비휘발성 메모리 셀 스트링 스택 어레이에 있어서, 상기 반도체 기판상에 반도체 기판의 도우핑 유형과 다른 제1 웰(well)을 더 구비하거나, 상기 제1 웰 및 상기 제1웰과 도우핑 유형이 다른 제2 웰을 더 구비할 수 있다.
본 발명의 제5 특징에 따른 반도체 기판상에 형성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 셀 스트링들이 다층으로 적층된 메모리 셀 스트링 스택을 제작하는 방법에 있어서, (a) 상기 반도체 기판에 식각률이 서로 다른 물질로 이루 어지는 제1 반도체층과 제2 반도체층을 번갈아 형성하는 단계; (b) 상기 (a)단계의 결과물의 표면으로부터 상기 반도체 기판의 표면까지 식각하여 트랜치를 형성하는 단계; (c) 상기 트랜치 형성 단계를 통해 드러난 제1 및 제2 반도체 층의 측면을 식각하되 식각률 차이를 이용하여 제1 반도체층의 측면을 더 많이 식각하는 단계; (d) 상기 측면이 일부 식각된 제1 반도체층의 측면에 제1 절연막을 채우고, 상기 트랜치 영역에 게이트 스택을 형성하는 단계; (e) 상기 게이트 스택의 표면에 제어전극을 형성하고, 불필요한 제어전극을 제거하고 노출된 게이트 스택을 제거하는 단계; (f) 노출된 제2 반도체 층의 측면에 소스 및 드레인 영역을 형성하고, 불필요한 제어전극 및 게이트 스택이 제거된 공간에 제어전극간 절연막을 채우는 단계; (g) 절연막을 형성하고 접촉창(contact hole)이 필요한 곳에 접촉창을 형성하고 배선을 위한 금속층을 순차적으로 형성하는 단계; 를 포함한다.
제5 특징에 따른 셀 스트링 스택 제작 방법에 있어서, 상기 (a) 단계는 단결정의 반도체 기판에서 수행하여 상기 제1 반도체 층과 상기 제2 반도체층을 에피택셜 형태로 형성하거나, 상기 반도체 기판위에 제5 절연막을 형성한 후, 상기 형성된 제5 절연막위에 상기 제1 반도체층과 제2 반도체층을 형성하는 것이 바람직하다. 제5 특징에 따른 셀 스트링 스택 제작 방법에 있어서, 상기 (a) 단계가 수행되기 전에 반도체 기판의 표면에 제6 절연막을 형성하고 메모리 어레이가 형성될 영역에 있는 상기 제6 절연막을 제거한 뒤, 드러난 반도체 기판을 선택적으로 식각하되 메모리 어레이 영역의 가장자리 부분에 ‘undercut’ 형태로 식각하여, 상기 (a) 단계의 공정에서 구현하여 상기 번갈아 형성된 제1 및 제2 반도체 층이 undercut 영역에서 표면이 정렬되도록 형성하는 것이 바람직하다. 제5 특징에 따른 셀 스트링 스택 제작 방법에 있어서, 상기 (f) 단계의 소스 및 드레인 영역을 형성하는 단계는, 플라즈마 분위기 내에서 이온주입하는 것이 바람직하다.
본 발명에 따른 비휘발성 메모리 셀 스트링 및 제조 방법은, 낸드 비휘발성 메모리라는 특수성 하에서 적층형 셀 스트링 스택과 어레이를 구현함에 있어서, 제어전극이나 채널이 형성되는 바디를 공통으로 사용함으로써 효과적으로 평면도 상에서 하나의 셀이 점유하는 면적을 거의 2F2로 줄여 메모리 용량을 증가시킬 수 있는 장점을 갖고 있다. 이들 장점과 더불어 다음과 같은 추가의 장점이 있다.
첫째, 기존의 발표된 적층형 구조에 비해 제조 공정이 간단하고 공정 가격을 낮추거나 메모리 셀의 수율을 개선할 수 있다. 게이트 스택에 포함되는 블록킹 절연막, 전하저장노드, 터널링 절연막을 기존의 제조공정에서 발생하는 식각에 의한 손상으로부터 보호할 수 있어 성능을 개선하고 수율을 향상시킬 수 있다.
둘째, 채널이 형성되는 바디가 단결정 반도체로 구성되어 다결정이나 비정질로 구성된 경우에 비해 특성이 우수하고 셀 산포 특성이 개선된다.
셋째, 적층된 다수의 바디의 측면에 제어전극이 감싸는 구조를 도입하여 프로그램/이레이져 전압을 낮출 수 있다.
넷째, 다수의 층으로 형성된 바디가 반도체 기판이나 웰(well), 또는 상부에서 전기적으로 연결되어 플로팅 바디 효과를 줄일 수 있고, 제조공정에서 여러 층 으로 구성된 바디 구조물을 구조적으로 안정시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 적층형 비휘발성 메모리 셀 소자, 셀 소자 스택, 셀 스트링, 셀 스트링 스택, 셀 스트링 스택 어레이의 구조에 대하여 구체적으로 설명한다.
제1 실시예
도 1의 (a)는 본 발명의 제1 실시예에 따른 적층형 비휘발성 메모리 셀 소자들로 구성되는 셀 스트링들을 포함하는 적층형 비휘발성 메모리 셀 스트링 스택 어레이를 도시한 3차원 사시도이며, (b)는 (a)의 상기 어레이에 대한 평면도를 보이고 있다. 본 도면 및 이하 도면에서는 본 발명의 구조를 분명하게 보이기 위해 적층형 비휘발성 메모리의 상부 일부를 절단하여 표시하였다.
도 1의 (a)를 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 셀 스트링 스택이 y 방향으로 일렬로 배열되어 구성되어 있다. 참고로, 도 1의 (a)에서 하나의 셀 소자 스택에 적층되어 있는 셀 소자의 수는 8개이며, 이는 일례로 보인 것이며 공정이 허용하는 범위에서 적층을 조절할 수 있다. 도 1의 (a)와 (b)에서 파선으로 표시한 영역은 하나의 셀 소자 스택에 대한 평면도 상의 면적을 나타내는 것으로 대략 2F2의 면적을 갖는다. 기존의 적층형 구조의 메모리 소자는 하나의 셀이 점유하는 면적이 6F2인 것과 비교할 때, 본 발명의 제1 실시예에 따른 구조는 기존의 집적도를 약 3배 개선할 수 있다. 여기서 F는 최소 구현가능한 패턴의 크기를 나타낸다.
-적층형 비휘발성 메모리 셀 소자 구조-
이하, 도 1의 (a)를 참조하여, 본 발명의 제1 실시예에 따른 적층형 비휘발성 메모리 셀 소자의 구조를 구체적으로 설명한다. 본 발명의 제1 실시예에 따른 적층형 비휘발성 메모리 셀 소자는 제어전극(8), 상기 제어전극의 측면에 형성되는 게이트 스택(5, 6, 7을 포함하고 참조부호 14로 표기됨), 상기 게이트 스택의 측면에 형성된 제1 절연막(9), 상기 제1 절연막의 측면에 형성된 제1 반도체 영역(10), 상기 게이트 스택의 측면에 형성된 제2 반도체 영역(11), 소스 및 드레인 영역(13)을 구비한다. 제2 반도체 영역(11)과 제1 절연막(9)은 일면이 서로 접하며, 상기 게이트 스택의 한쪽 측면에 층으로 형성된다. 제1 반도체 영역(10)은 제1 절연막(9)의 측면에 형성된다.
상기 게이트 스택(14)은 제어 전극의 측면에 형성되며, 터널링 절연막(5), 전하저장노드(6) 및 블록킹 절연막(7)으로 구성되거나, 터널링 절연막과 전하저장노드로 구성되거나, 전하저장노드와 블록킹 절연막으로 구성될 수 있다. 상기 셀 소자의 전하저장노드(6)는 상기 셀 소자의 제어전극(8)과 겹치는 제2 반도체 영역(11)의 측면 부분에만 형성되거나 각 셀 소자의 제2 반도체 영역(11)의 측면 전체에 형성될 수 있다. 상기 터널링 절연막(5) 또는 블록킹 절연막(7)은 한층 또는 다층으로 구현될 수 있으며, 상기 터널링 절연막 또는 블록킹 절연막을 다층으로 구현되는 경우 서로 인접한 층은 서로 다른 유전상수나 밴드갭을 갖는 물질로 이루어질 수 있다. 상기 전하저장노드(6)는 도전성 박막, 전하저장을 위한 트랩을 가진 절연막, 나노 크기의 도트(dot) 중 어느 하나로 구성될 수 있으며, 내부에 나노 크기의 도트가 분산되어 형성된 절연막으로 구성될 수도 있다.
상기 제2 반도체 영역(11)은 상기 게이트 스택의 측면에 층으로 형성되며, 셀 소자로서 동작시에 셀 소자의 채널이 형성되는 영역으로서, 바디(body)로서의 역할을 한다. 상기 제2 반도체 영역(11)과 상기 제1 반도체 영역(10)은 서로 다른 식각률을 갖는 반도체 물질로 이루어진다.
도 6 및 도 7에 도시된 바와 같이 상기 제2 반도체 영역의 측면 중 상기 제어전극과 겹치는 제2 반도체 영역의 폭을 제어전극과 겹치지 않는 제2 반도체 영역의 폭보다 상대적으로 더 넓게 또는 더 좁게 형성할 수 있다. 도 6, 도 7 또는 도 8에 도시된 바와 같이 게이트 스택과 접하는 상기 제2 반도체 영역의 측면은 다양한 모양을 가지도록 형성될 수 있으며, 특히 둥글게 형성되는 것이 바람직하다. 또한, 도 10에 도시된 바와 같이, 상기 제2 반도체 영역의 측면에 형성되는 상기 게이트 스택 및 상기 제어전극은 상기 제2 반도체 영역의 측면을 일부 감싸도록 할 수 있다.
상기 소스 및 드레인 영역(13)은 제2 반도체 영역에 형성되며, 이때 소스 및 드레인 영역(13)의 일부가 제어 전극의 채널 길이 방향의 양쪽 끝부분과 겹치도록 형성되거나, 소스 및 드레인 영역이 제어 전극과 겹치지 않도록 형성할 수 있다.
본 발명의 적층형 비휘발성 메모리 셀 소자의 다른 실시 형태는 소스 및 드레인 영역을 구비하지 않고, 읽기 동작에서 패스(pass) 전압이 인가되는 제어전극으로부터 나오는 프린징(fringing) 전계에 의해 소스 및 드레인 영역이 형성될 곳 에 반전층을 형성하여 정상적으로 동작시키는 것이다.
-셀 소자 스택 구조-
이하, 본 발명의 제1 실시예에 따른 비휘발성 메모리 셀 소자 스택의 구조를 구체적으로 설명한다. 본 발명의 제1 실시예에 따른 비휘발성 메모리 셀 소자 스택은 반도체 기판(1)위에 전술한 적층형 비휘발성 메모리 셀 소자들이 적층형으로 배치되어 전체적으로 셀 소자들이 스택 구조를 갖는 것을 특징으로 한다. 전술한 특징을 갖는 상기 적층형 비휘발성 메모리 셀 소자 스택은, 반도체 기판(1), 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극(8), 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막(12), 상기 제어전극의 측면에 형성되는 게이트 스택(5, 6, 7), 상기 게이트 스택의 측면에 층으로 형성된 제1 절연막(9), 상기 제1 절연막의 측면에 형성된 제1 반도체 영역(10), 상기 게이트 스택의 측면에 층으로 형성된 제2 반도체 영역(11), 소스 및 드레인 영역(13)을 구비한다. 제2 반도체 영역(11)과 제1 절연막(9)은 상기 게이트 스택의 측면에 번갈아 가면서 층으로 형성되며, 상기 제1 반도체 영역(10)은 제2 반도체 영역들의 사이에 형성된 제1 절연막(9)과 같은 층에서 인접하게 형성된다. 전술한 구성을 갖는 적층형 비휘발성 메모리 셀 소자 스택은 수직 방향을 따라 형성된 제2 반도체 영역의 층 수와 유사하게 셀 소자를 포함하게 되며, 각 셀 소자는 전술한 바와 같이 제어 전극, 게이트 스택, 제1 반도체 영역, 제1 절연막 및 제2 반도체 영역으로 이루어지게 된다.
상기 제어 전극(8)은 반도체 기판의 표면에 수직형 기둥 형태로 형성되며, 제어 전극의 측면들 중 y 방향을 따라 형성된 제1 측면 및 이와 대향되는 제2 측면에는 제어 전극간 절연막(4)들이 형성되며, x 방향을 따라 형성된 제3 측면 및 이와 대향되는 제4 측면에는 게이트 스택(14)이 형성된다.
상기 제1 반도체 영역(10)은 수평방향에서는 서로 인접한 제1 절연막(9)들의 사이에 존재하며, 수직방향에서는 제2 반도체 영역(11)들의 사이에 존재한다. 따라서, 본 발명에 따른 적층형 비휘발성 메모리 셀 소자 스택은 수직 방향을 따라 제1 반도체 영역과 제2 반도체 영역이 교대로 형성되어, 하나의 셀 소자 스택에 있는 모든 제2 반도체 영역들은 제1 반도체 영역들에 의해 전기적으로 연결된다. 도 9에 도시된 바와 같이, 상기 제1 반도체 영역(10)은 제2 반도체 영역과 만나게 형성되되 제2 반도체 영역(11)의 임의의 영역과 국소적으로 만나도록 형성할 수 있다. 상기 셀 소자 스택의 가장 아래층에 형성된 제1 반도체 영역은 반도체 기판(1)에 연결되어 있다. 상기 제1 반도체 영역(10)은 도 1에서 도시되어 있지는 않지만 셀 소자 스택의 상부에도 형성되어 상부의 특정 전극에 연결될 수 있다. 제일 상부에는 제2 반도체 영역(11)이 형성될 수도 있으며, 이 상부 층은 아래 층에서와 같이 셀 소자를 위해 사용되거나 적층된 바디를 상부의 전극에 연결하는 층으로 활용될 수 있다. 따라서 수직으로 적층되어 있는 각 셀 소자의 제2 반도체 영역(11)은 제1 반도체 영역들에 의해 서로 연결될 수 있고, 상기 반도체 기판(1)이나 상부 전극을 통해 접지나 특정 전압에 연결될 수 있다. 따라서 소자 동작 중에 셀 소자의 제2 반도체 영역(11)이 플로팅 바디가 되는 문제점을 해결할 수 있다. 제1 반도체 영역은 본 메모리 구조를 제조하는 공정에서도 수직으로 적층된 여러 층의 제2 반도체 영역들을 지지하는 역할을 하여 제조공정의 안정성을 개선할 수 있다.
- 셀 스트링 구조 -
전술한 적층형 비휘발성 메모리 셀 소자들로 이루어지는 본 발명의 제1 실시예에 따른 비휘발성 메모리 셀 스트링은 일렬로 배열된 다수 개의 적층형 비휘발성 메모리 셀 소자들 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 적어도 하나 이상의 스위칭 소자들(도 1에 도시되어 있지 않음)로 이루어진다. 각 셀 소자들과 스위칭 소자들의 제어 전극들은 인접한 셀 소자나 스위칭 소자의 제어 전극들과 제어전극간 절연막(4)에 의해 전기적으로 절연된다.
상기 스위칭 소자는 셀 스택의 셀 소자와 동일한 구성요소로 이루어질 수 있으며, 스위칭 소자는 셀 소자의 구성요소인 게이트 스택을 대신하여 한층 또는 다층의 절연막으로 구성되는 게이트 절연막이 구현될 수 있으며, 상기 게이트 절연막이 다층으로 구현되는 경우 서로 인접한 층은 서로 다른 밴드갭을 갖는 물질로 구성될 수 있다.
상기 셀 소자가 다수개로 일렬로 배치되어 셀 스트링을 구성하는데 있어서, 각 셀 소자의 제1 절연막(9) 및 제1 반도체 영역(10)은 같은 층에서 인접하게 형성되어 인접한 셀 소자의 그것과 수평으로 서로 연결되고, 상기 제2 반도체 영역(11)은 다른 층에서 인접한 셀 소자의 그것과 수평으로 서로 연결되며, 상기 수직으로 형성된 제어전극(8)은 제어전극간 절연막(4)에 의해 서로 전기적으로 격리되어 형성된다.
전술한 바와 같이, 일렬로 배열된 다수개의 비휘발성 메모리 셀 소자와 스위 칭 소자로 이루어지는 비휘발성 메모리 셀 스트링을 3차원으로 적층하여 본 발명에 따른 비휘발성 메모리 셀 스트링 스택을 구현할 수 있다.
- 셀 스트링 스택 구조 -
전술한 구성을 갖는 본 발명의 제1 실시예에 따른 비휘발성 메모리 셀 소자 스택들이 도 1의 y축 방향을 따라 일렬로 나열되거나, 전술한 셀 스트링들이 적층됨으로써, 본 발명에 따른 비휘발성 메모리 셀 스트링 스택을 형성한다. 본 발명에 따른 비휘발성 메모리 셀 스트링 스택은 반도체 기판(1) 위에 다수 개의 셀 스트링이 순차적으로 적층되어 있으며, 각 셀 스트링은 일렬로 배열된 다수 개의 비휘발성 메모리 셀 소자들 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 적어도 하나 이상의 스위칭 소자들(도 1에 도시되어 있지 않음)로 이루어진다. 따라서, 본 발명의 제1 실시예에 따른 비휘발성 메모리 셀 스트링을 구성하는 셀 소자들 및 스위칭 소자들은 모두 스택 구조로 형성된다. 각 셀 소자들과 스위칭 소자들의 제어 전극들은 인접한 셀 소자나 스위칭 소자의 제어 전극들과 제어전극간 절연막(4)에 의해 전기적으로 절연된다.
상기 셀 스트링 스택에서 제일 하단에 형성된 셀 스트링의 제1 반도체 영역이 반도체 기판과 연결되거나 제일 상단에 형성된 셀 스트링의 제1 반도체 영역이 상부 전극에 연결되거나, 상기 하부 및 상부에서 제1 반도체 영역이 각각 반도체 기판과 전극에 연결될 수 있다. 제일 상부에는 제2 반도체 영역(11)이 형성될 수도 있으며, 이 상부 층은 아래 층에서와 같이 셀 소자를 위해 사용되거나 적층된 바디를 상부의 전극에 연결하는 층으로 활용될 수 있다.
전술한 바와 같이, 일렬로 배열된 다수개의 비휘발성 메모리 셀 소자와 스위칭 소자로 이루어지는 비휘발성 메모리 셀 스트링을 3차원으로 적층하여 본 발명에 따른 비휘발성 메모리 셀 스트링 스택을 구현할 수 있다.
- 셀 어레이 구조 -
도 1의 (b)는 본 발명의 제1 실시예에 따른 비휘발성 메모리 셀 스트링 스택 어레이의 일부를 도시한 평면도이다. 도 1의 (b)에서 일점 쇄선으로 표시된 영역은 도 1의 (a)에 3차원 사시도로 표시되어 있다. 도 1의 (b)에서 회색으로 상하로 표시된 영역은 나중에 형성될 워드라인(15)을 나타내는 것으로, 셀 스트링 방향(y 방향)과 교차하는 방향으로 배열된 제어전극(8) 위로 지나가면서 필요에 따라 아래에 있는 제어전극(8)에 전기적 접촉을 할 수 있다. 이하 도면에서 표시된 상기 워드라인(15)은 상기 언급한 것과 같이 설명된다.
본 발명의 제1 실시예에 따른 비휘발성 메모리 셀 스트링 스택 어레이는 다수 개의 셀 스트링 스택이 나란히 배열되어 있으며, 각 셀 스트링 스택은 반도체 기판위에 다수 개의 셀 스트링이 적층되어 있으며, 각 셀 스트링은 전술한 비휘발성 셀 소자들이 일렬로 연결되어 배치되고 셀 소자들의 끝단에 스위칭 소자들을 구비하는 것을 특징으로 한다. 상기 셀 스트링 스택 어레이는 서로 인접한 셀 스트링 스택의 제2 반도체 영역의 양쪽 측면의 일부에 게이트 스택과 제어전극을 배치하여, 제2 반도체 영역을 인접한 셀 스트링 스택들이 바디로서 공유할 수 있도록 한다. 상기 셀 스트링 스택 어레이는 상기 제어전극의 서로 대향되는 양측 면에 게이트 스택과 제2 반도체 영역을 형성하여 서로 인접한 셀 스트링 스택들이 제어전 극을 공유할 수 있도록 한다.
도 1에서와 같이, 서로 인접한 셀 스트링 스택들이 제2 반도체 영역(11)을 공통으로 사용하는 경우, 소스 및 드레인 영역은 상기 제2 반도체 영역(11)의 양 측면에 모두 형성되어 서로 닿을 수 있다. 예를 들어 도 1의 (a)에서 파선으로 표시된 셀의 상태를 파악하기 위해 제어전극(8)에 0 V를 인가하고 전류를 읽을 때, 상기 제2 반도체 영역(11)을 사이에 두고 대향되는 측면에 있는 제어전극(8)들에는 이레이져 상태의 문턱전압보다 낮은 전압을 걸어 셀 소자를 모두 오프(off) 시켜 상기 제2 반도체 영역을 공유해도 문제가 없도록 할 수 있다.
상기 셀 스트링 스택에서 제일 하단에 형성된 셀 스트링의 제1 반도체 영역이 반도체 기판과 연결되거나 제일 상단에 형성된 셀 스트링의 제1 반도체 영역이 상부 전극에 연결되거나, 상기 하부 및 상부에서 제1 반도체 영역이 각각 반도체 기판과 전극에 연결될 수 있다. 제일 상부에는 제2 반도체 영역(11)이 형성될 수도 있으며, 이 상부 층은 아래 층에서와 같이 셀 소자를 위해 사용되거나 적층된 바디를 상부의 전극에 연결하는 층으로 활용될 수 있다. 일렬로 배열된 다수개의 비휘발성 메모리 셀 소자와 스위칭 소자로 이루어지는 비휘발성 메모리 셀 스트링을 3차원으로 적층하여 셀 스트링 스택을 형성하고 상기 스택을 어레이로 배열하여 셀 스트링 스택 어레이를 형성할 수 있다. 상기 셀 스트링 스택을 셀 스트링 스택 어레이로 배열할 때, 상기 셀 스트링이 길게 형성된 방향과 교차하는 방향으로 상기 제어전극과 상기 제2 반도체 영역이 번갈아 배치되되 각각이 공유되도록 배치할 수 있다. 본 발명의 구조를 보이는 도 1에서 상기와 같은 어레이를 보이고 있다.
제2 실시예
도 2는 본 발명의 제2 실시예에 따른 비휘발성 메모리 셀 스트링 스택 어레이를 도시한 사시도 및 평면도이다. 도 2를 참조하면, 제2 실시예에 따른 셀 스트링 스택 어레이는 제1 실시예의 그것과 일부 유사하나, 인접한 셀 스트링 스택의 제2 반도체 영역들의 사이에 제3 절연막(16)을 추가로 구비하여, 인접한 셀 스트링 스택들이 제어전극(8)만을 공유하고 제2 반도체 영역(11)은 공유하지 않는 것을 특징으로 한다. 상기 셀 스트링 스택을 셀 스트링 스택 어레이로 배열하는 데 있어, 상기 셀 스트링이 길게 형성된 방향과 교차하는 방향으로 상기 제어전극(8)과 상기 제2 반도체 영역(11)이 번갈아 배치되되 상기 제어전극(8)은 공유되는 형태로 그리고 제2 반도체 영역(11)은 공유되지 않게 인접한 제2 반도체 영역(11)과의 사이에 제3 절연막(16)이 추가로 배치된다.
따라서, 제1 실시예에서는 서로 인접한 셀 스트링 스택이 제어전극(8)과 제2 반도체 영역(11)을 모두 공유하기 때문에 하나의 셀이 점유하는 면적이 2F2이지만, 제2 실시예에서는 서로 인접한 셀 스트링 스택이 제어 전극만을 공유하므로 하나의 셀이 점유하는 면적이 4F2이므로, 제1 실시예에 비해 2배 늘어난다. 또한, 제1 실시예의 구조와는 달리, 수평으로 형성된 제2 반도체 영역(11)의 한쪽 측면에만 셀 소자들이 형성되어 셀 소자 스택, 셀 스트링, 셀 스트링 스택, 셀 스트링 스택 어레이를 구현하고 있다.
그 외의 나머지 구성 요소들은 제1 실시예의 그것들과 동일하므로, 중복되는 설명은 생략한다.
제3 실시예
도 3은 본 발명의 제3 실시예에 따른 비휘발성 메모리 셀 스트링 스택 어레이의 구조를 도시한 사시도 및 평면도이다. 도 3을 참조하면, 제3 실시예에 따른 셀 스트링 스택 어레이는 서로 인접한 셀 스트링 스택이 제2 반도체 영역(11)만을 공유하고 제어 전극(8)은 공유하지 않은 것을 특징으로 한다. 따라서, 제3 실시에에 따른 셀 스트링 스택 어레이는 서로 인접한 셀 스트링 스택이 제2 반도체 영역만을 공유하고 제어 전극은 공유하지 않도록 인접한 제어전극(8)들의 사이에 제3 절연막(16)을 추가로 구비한다. 상기 셀 스트링 스택을 셀 스트링 스택 어레이로 배열하는 데 있어, 상기 셀 스트링이 길게 형성된 방향과 교차하는 방향으로 상기 제어전극(8)과 상기 제2 반도체 영역(11)이 번갈아 배치되되 상기 제2 반도체 영역(11)은 공유되는 형태로 그리고 상기 제어전극(8)은 공유되지 않게 인접한 제어전극과(8)의 사이에 제3 절연막(16)이 배치된다.
제1 실시예에 따른 어레이 구조는 상기 제어전극(8)과 제2 반도체 영역(11)을 모두 공유하기 때문에 하나의 셀이 점유하는 면적이 2F2이지만 제3 실시예에 따른 어레이 구조는 하나의 셀이 점유하는 면적이 4F2로 2배 늘어난다. 또한, 제1 실시예에 따른 어레이 구조에 비해, 제3 실시예의 셀 소자는 수직으로 형성된 제어전 극(8)의 한쪽 측면에만 셀 소자들이 형성되어 셀 소자 스택, 셀 스트링, 셀 스트링 스택, 셀 스트링 스택 어레이를 구현하고 있다. 나머지 모든 구성요소의 특징은 제1 실시예의 그것들과 동일하다.
도 4는 제3 실시예에 따른 비휘발성 메모리 셀 스트링 스택 어레이에 대한 변형예를 도시한 평면도이다. 도 4를 참조하면, 셀 스트링 스택 어레이는 제3 실시예와 거의 유사하나, 상기 제어전극(8)과 제3 절연막(16) 사이에 게이트 스택이 형성되지 않는다는 점에서 제3 실시예의 구조와 다르다.
도 5는 본 발명에 따른 비휘발성 메모리 셀 소자 스택, 셀 스트링 스택 및 스트링 스택 어레이의 다른 실시 형태들을 도시한 사시도들이다. 도 5의 (a)를 참조하면, 상기 반도체 기판(1) 위에 제5 절연막(25)이 형성되고, 제5 절연막(25)위에 제1 실시예에 따른 스택 구조가 형성되어 있다. 즉, 전술한 제1 실시예 내지 제3 실시예에 따른 구조에서 반도체 기판위에 제5 절연막(25)을 추가로 더 구비하는 것을 특징으로 한다. 이 경우 제1 반도체 영역(10)은 상기 반도체 기판(1)과 격리되어 구현된다. 따라서 제1 반도체 영역(10)과 셀 소자의 바디인 제2 반도체 영역(2)을 전압을 제어하기 위해서는 상기 구조의 상부에 접촉창을 형성하여 연결하는 것이 바람직하다. 도 5의 (b)를 참조하면, 상기 전하저장노드(6)를 각 셀 소자의 제어전극(8) 아래에만 국한하여 형성한 구조를 보이고 있다. 나머지 모든 구조적 특징은 제1 실시예의 구조와 동일하다.
도 6은 본 발명의 구조를 약간 변형한 구조를 보이고 있다. 기본적으로 도 1에서 보인 것과 같이 상기 제어전극(8)과 제2 반도체 영역(11)이 모두 공유되는 형 태로 셀 스트링 스택이 어레이 형태로 배치되어 있다. 따라서 하나의 셀 소자가 점유하는 면적은 2F2이다. 도 1에 보인 구조와의 차이점은 제2 반도체 영역(11)의 폭이 셀 스트링 방향 (또는 채널 길이 방향 또는 y 축 방향)을 따라 다르게 형성되어 있다는 것이다. 도 6에서는 상기 제2 반도체 영역(11)의 폭이 넓은 곳의 양 측면에 상기 제어전극(8)과 겹치게 하여 채널이 형성될 수 있도록 하였다. 도 1에서는 셀 스트링 방향을 따라 상기 제1 반도체 영역(10)이 길게 형성되어 있다. 도 6에서와 같은 구조에서는 상기 언급한 것과 같이 채널길이에 따라 제2 반도체 영역(11)의 폭을 변화시키는 것과 같이 제1 반도체 영역(10)의 폭도 변화시킬 수 있다. 즉, 상기 제2 반도체 영역(11) 폭이 넓은 영역에는 상기 제1 반도체 영역(10)의 폭도 넓게 형성할 수 있다. 더 나아가 상기 제1 반도체 영역(10)을 채널길이 방향을 따라 길게 형성하는 대신 상기 제2 반도체 영역(11) 폭이 넓은 영역에만 국소적으로 형성할 수 있다. 이것에 대한 자세한 도면은 도 9에 보여진다.
도 7은 도 6에서와 같이 채널길이 방향을 따라 그 폭을 달리하는 제1 반도체 영역을 보이고 있다. 모든 것은 도 6에서와 동일하나 셀 소자의 채널영역이 폭이 좁은 제2 반도체 영역(11) 영역의 양 측면에 형성되어 있다는 것이 다르다. 여기서도 제1 반도체 영역(10)의 모양은 도 6에서 설명한 것과 같은 형태로 구성될 수 있다. 일례로서 폭이 좁은 제2 반도체 영역(11)의 양 측면에 채널을 형성하고 폭이 넓은 제2 반도체 영역(11)의 아래나 위 또는 아래/위에 제1 반도체 영역(10)을 국소적으로 형성하면 다음과 같은 특징이 있다. 예를 들어 특정 셀 소자를 프로그램 하기 위해 높은 전압을 제어전극(8)에 인가하는 경우 프로그램을 하려고 하는 셀의 제2 반도체 영역(11)의 위/아래에 형성된 제1 반도체 영역(10)을 통해 연결되는 인접한 층의 제2 반도체 영역(11)으로 원치 않는 누설채널의 발생하여 문제를 일으킬 수 있는데, 상기 언급한 것과 같은 구조에서는 이러한 문제를 억제할 수 있다.
도 8은 도 6에서 보인 것과 같이 채널길이 방향으로 제2 반도체 영역(11)의 폭을 변화시킨 구조를 보이고 있다. 다만 차이점은 채널길이 방향으로 상기 제2 반도체 영역(11)의 폭이 선형적으로 부드럽게 바뀌도록 한 것이다. 폭이 넓은 바디의 양 측면에 형성된 제어전극(8)은 구조적 효과에 의해 채널을 용이하게 제어할 수 있는 특징이 있다.
도 9는 본 발명에서 채널이 형성되는 제2 반도체 영역(11)의 모양을 채널 길이 방향에 따라 일부를 도시한 것이다. 물론 다양한 모양이 가능할 수 있으나 대표적으로 3 가지만 도시하였다. 도 9에서 점선으로 표시된 영역은 상기 제2 반도체 영역(11)의 위나 아래 또는 위/아래에 형성되는 제1 반도체 영역을 도시한 것이다. 도 9의 (a)에서는 셀 스트링 방향 또는 채널길이 방향으로 길게 제1 반도체 영역(10)이 형성되어 있다. 도 9의 (b)와 (c)에서는 도 6, 7, 8에서 언급한 것과 같이 채널 길이에 따라 채널 폭이 다른 경우의 일례를 보이고 있다. 도 9의 (b)를 보면 제1 반도체 영역(11)이 채널길이 방향으로 길게 형성되되 상기 제2 반도체 영역(11)의 폭이 넓은 곳에서는 그 폭이 넓게 형성되어 있다. 도 9의 (c)에서는 상기 제2 반도체 영역(11)의 폭이 넓은 곳에서만 국소적으로 제1 반도체 영역을 형성한 도면을 보이고 있다.
도 10은 본 발명의 셀 스트링 스택의 어레이에 대한 단면의 일부를 보이고 있다. 도 1에서 x 방향으로 배열된 제어전극(8)을 따라 자른 단면이다. 도 10의 (a)에서 제2 반도체 영역(11)의 양 측면 가장자리 모양은 각이 지게 형성되어 있고, 도 10의 (b)에서는 둥글게 형성되어 있다. 셀 소자의 내구성을 향상시키기 위해서는 상기 제2 반도체 영역(11)의 가장자리 모양을 둥글게 형성하는 것이 바람직하다. 특히 도 10의 (a)와 (b)을 보면 상기 게이트 스택(14) 및 제어전극(8)이 상기 제2 반도체 영역의 측면 가장자리의 일부를 감싸고 있다. 이러한 구조는 제어전극(8)으로부터 전계를 집중시킬 수 있어, 프로그램이나 이레이져를 위한 동작전압을 크게 낮출 수 있는 특징이 있다. 도 10의 (c)는 도 10의 (a)와 (b)와는 달리 제2 반도체 영역의 측면 가장자리를 상기 게이트 스택(14)이나 제어전극(8)이 감싸지 않은 구조를 참고로 보이고 있다.
도 11은 제2 반도체 영역(11)이 6층으로 형성되어 있는 셀 스트링 스택 어레이의 가장자리를 도시한 평면도 및 수직방향의 단면도이다. 특히, 도 11은 상기 어레이 구조의 가장자리에서 층으로 형성된 제2 반도체 영역(11)에 어떻게 전기적인 접촉을 위한 접촉창을 형성할 수 있는지를 보이고 있다. 먼저 도 11의 (a)를 보면 상기 셀 스트링 스택 어레이 부분에는 상기 제2 반도체 영역(11)의 폭이 채널길이에 따라 다르게 형성되어 있음을 알 수 있다. 또한 상기 제어전극(8)은 상기 제2 반도체 영역(11)의 폭이 좁은 영역의 양쪽 측면에 형성되어 있음을 할 수 있다. 도 11의 (a)의 왼쪽 영역에 파선으로 표시된 사각형 영역은 향후 형성될 제1 접촉창을 표시한 것이다. 이들 접촉창에 셀 스트링의 양 끝에 연결되는 비트라인이나 그라운 드에 연결되는 금속이나 반도체 배선이 형성될 수 있다. 도 11에서는 일례로 6층의 제2 반도체 영역(11)이 형성되어 있어, 6층의 셀 스트링이 적층되어 셀 스트링 스택을 형성하고 있다. 따라서, 도 11의 (a)에서 왼쪽 영역을 보면 각 셀 스트링 스택에 6 개의 제1 접촉창(17)이 형성되어 있다. 임의의 한 층을 고정해서 살펴보면, 제2 반도체 영역의 양쪽 측면에 서로 대향되게 다수의 셀 소자가 채널길이 방향으로 배치되어 있다. 즉, 셀 스트링 방향 또는 채널길이 방향으로 길게 형성된 제2 반도체 영역(11)에서는 2개의 셀 스트링이 형성되어 있고 이들은 셀 스트링의 가장자리에 형성되는 제1 접촉창(17)을 공유하고 있다. 이러한 공유를 통해 본 발명의 구조는 집적도를 개선하고 있다. 도 11의 (a)에서 각 셀 스트링에는 일례로 3개의 셀 소자가 보이는데, 가장 왼쪽에 위치하는 셀 소자는 상기 스위칭 소자로 활용될 수 있다. 도 11의 (b)는 도 11의 (a)에서 X-X'을 따라 자른 단면을 보이고 있다. 채널길이 방향을 따라 제2 반도체 영역(11) 폭이 넓은 영역에는 제1 반도체 영역(10)이 형성되어 있고, 제2 반도체 영역(11) 폭이 좁은 영역은 제1 절연막(9)이 형성되어 있다.
도 11의 (b)에서 상기 셀 스트링 스택은 상기 다층으로 형성된 제2 반도체 영역(10)들의 가장자리 모양을 "L" 형태의 구조로 형성하고, 상기 "L" 형태의 구조의 상부 표면에 제1 접촉창을 형성하고, 상기 제1 접촉창이 금속 또는 반도체 배선과 연결되도록 할 수 있다.
도 12는 본 발명의 메모리 구조가 MOS 소자와 같이 기판에 집적될 수 있음을 보이기 위해 준비한 도면이다. 또한 도 11에서 설명한 제1 접촉창(17)에 대한 구조 를 분명하게 보이고 있다. 본 발명의 메모리 구조에서 셀 소자의 소스/드레인의 도우핑과 같은 유형의 불순물을 상기 제1 접촉창(17)에 주입하여 메모리 동작을 확실하게 할 수 있다. 도 1에의 설명에서 언급한 것과 같이, 상기 층으로 형성된 제2 반도체 영역의 측면 중 상기 게이트 스택을 사이에 두고 상기 제어전극과 겹치게 형성되지 않은 제2 반도체 영역에 소스/드레인을 형성할 수 있다. 상기 셀 스트링 또는 상기 셀 스트링 스택 또는 상기 셀 스트링 스택 어레이는 메모리 구동 등을 위한 주변회로를 필요로 하고, 이 주변회로를 구성하기 위한 MOS 소자와 동일한 기판에 집적될 수 있다. 도 12의 왼쪽에 일례로 MOS 소자가 도시되어 있다. 상기 MOS 소자는 게이트 전극(22), 게이트 절연막(21), 소스/드레인(19, 20), 격리 절연막(23)을 구비하고 상기 반도체 기판(1)에 형성되어 있다. 상기 MOS 소자의 소스/드레인(19, 20)은 상기 메모리 셀 소자에서의 소스/드레인과 구별된다. 상기 MOS 소자를 위한 접촉창은 제2 접촉창(18)으로 표시되어 있고, 상기 제1 접촉창(17)과 다른 공정으로 구현될 수 있다.
도 13은 도 12의 구조와 동일하나 비휘발성 메모리 어레이가 형성되는 영역에 제1 웰(well, 2)과 제2 웰(3)이 추가로 구비되어 있다. 상기 셀 스트링 스택 어레이의 동작을 원활하게 하기 위해 상기 반도체 기판의 도우핑 유형과 다른 하나의 제1 웰(well)을 구비하거나 상기 제1 웰과 도우핑 유형이 다른 제2 웰을 추가로 구비할 수 있다. 나머지 구성요소는 도 12에서와 같다.
이하, 도 14를 참조하여 본 발명의 제1 실시예에 따른 적층형 메모리 셀 스트링 스택 어레이를 제조하기 위한 공정단계를 설명한다. 도 14는 본 발명에 따른 적층형 비휘발성 메모리 제조에 관한 주요 공정단계를 보이고 있다. 제조 공정을 분명하게 보이기 위해 스택 어레이 구조의 상부를 자른 구조를 보이고 그에 따른 설명을 한다.
먼저, 도 14의 (a)를 참조하면, 반도체 기판(1)에 제1 반도체 영역(10) 층과 제2 반도체 영역(11) 층을 번갈아 형성하며, 상기 제1 반도체 층(10)과 상기 제2 반도체 층(11)이 식각률이 다른 물질로 이루어지도록 한다.
한편, 상기 (a) 단계는 단결정의 반도체 기판(1)에서 수행하여 상기 제1 반도체 영역(10)이 될 제1 반도체층과 상기 제2 반도체 영역(11)이 될 제2 반도체층을 에피택셜 형태로 형성하거나, 상기 반도체 기판(1) 위에 제5 절연막을 형성한 후, 상기 형성된 절연막 위에 상기 제1 반도체층과 제2 반도체층을 형성할 수 있다. 상기 (a) 단계가 수행되기 전에 반도체 기판에 제6 절연막을 형성하고 메모리 어레이가 형성될 영역에 있는 상기 제6 절연막을 제거한 뒤, 드러난 반도체 기판(1)을 선택적으로 식각하되 메모리 어레이 영역의 가장자리 부분에 ‘undercut’ 형태로 식각하여, 상기 (a) 단계의 공정에서 구현하여 상기 번갈아 형성된 제1 반도체 층 및 제2 반도체 층이 undercut 영역에서 표면이 정렬되도록 형성할 수 있다.
다음, 도 14의 (b)를 참조하면, 상기 (a)단계의 결과물의 표면으로부터 상기 반도체 기판(1)의 표면까지 식각하여 트랜치를 형성한다. 다음, 도 14의 (c)를 참조하면, 상기 트랜치 형성 단계를 통해 드러난 제1 반도체층 및 제2 반도체층의 측면을 식각하되 식각률 차이를 이용하여 제1 반도체측의 측면을 더 많이 식각하여 제1 반도체 영역(10) 및 제2 반도체 영역(11)을 완성한다. 다음, 도 14의 (d)를 참조하면, 상기 측면이 일부 식각된 제1 반도체 영역(10)에 제1 절연막(9)을 채우고, 상기 트랜치 영역에 게이트 스택(14)을 형성한다. 다음, 도 14의 (e)를 참조하면, 상기 게이트 스택(14)의 표면에 제어전극(8)을 형성하고, 포토리쏘그라피 작업을 통해 불필요한 제어전극(8)을 식각하고 드러난 게이트 스택(14)을 제거한다. 다음, 도 14의 (f)를 참조하면, 상기 드러난 제2 반도체 층(11)의 측면에 제1 소스/드레인 영역(13)을 형성하고, 불필요한 제어전극(8) 및 게이트 스택(14)이 제거된 공간에 제어전극간 절연막(4)을 채운다. 상기 (f) 단계의 제1 소스/드레인을 형성하는 단계는, 플라즈마 분위기 내에서 이온주입하여 구현할 수 있다. 상기 (f) 단계 후에, 절연막을 형성하고 접촉창(contact hole)이 필요한 곳에 접촉창을 형성하고 배선을 위한 금속층을 순차적으로 형성할 수 있다.
도 15는 도 14의 (a)에서 설명한 것과 제1 반도체 영역(10)이 될 제1 반도체 층과 제2 반도체 영역(11)이 될 제2 반도체층을 교대로 성장하는 에피층 공정 이전에 수행하는 공정단계를 보인다. 먼저, 도 15의 (a)를 참조하면, 반도체 기판(1)에 제6 절연막(26)을 형성하고 패터닝 한 후, 상기 패터닝된 제6 절연막(26)을 마스크로 하여 드러난 상기 반도체 기판(1)을 선택적으로 식각한다. 이때 반도체 기판을 등방성 식각하는 경우, 수직 방향뿐만 아니라 수평방향으로도 식각이 이루어져 도 15의 (a)에서 보인 것과 같은 "undercut"이 형성된다. 여기서 에피층의 품질을 개선하기 위해 표면처리를 하고, 도 14의 (a)에 도시된 것과 같이 상기 제1 반도체 영역(10)이 될 제1 반도체층과 제2 반도체 영역(11)이 될 제2 반도체층을 교대로 성장하여, 도 14의 (a)와 같은 형상을 구현하게 된다.
도 16은 도 15에서 언급한 반도체 기판(1)의 선택적 식각 공정에서 구현될 수 있는 상기 undercut의 대표적인 구조들을 도시한 단면도들이다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 기술은 고집적 적층형 NAND 비휘발성 메모리 분야에 널리 사용될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 적층형 비휘발성 메모리 셀 소자를 이용한 셀 스트링 스택 어레이의 일부를 도시한 도면으로서, (a)는 3차원 사시도이며, (b)는 (a)의 구조에 대한 평면도이다.
도 2는 본 발명의 제2 실시예에 따른 적층형 비휘발성 메모리 셀 소자를 이용한 셀 스트링 스택 어레이의 일부를 도시한 도면으로서, (a)는 3차원 사시도이며, (b)는 (a)의 구조에 대한 평면도이다.
도 3은 본 발명의 제3 실시예에 따른 적층형 비휘발성 메모리 셀 소자를 이용한 셀 스트링 스택 어레이의 일부를 도시한 도면으로서, (a)는 3차원 사시도이며, (b)는 (a)의 구조에 대한 평면도이다.
도 4는 본 발명의 적층형 비휘발성 메모리를 위한 변형된 셀 스트링 스택 어레이에 대한 평면도이다.
도 5는 본 발명의 적층형 비휘발성 메모리를 위한 변형된 셀 스트링 스택 어레이의 일부를 도시한 3차원 사시도이며, 도 (a)는 제5 절연막 위에 본 발명의 구조를 구현한 것이고, 도 (b)는 본 발명의 구조에서 전하저장노드를 셀 소자 별로 분리한 경우를 보이고 있다.
도 6은 본 발명의 적층형 비휘발성 메모리를 위한 변형된 셀 스트링 스택 어레이의 일부를 도시한 도면으로서, (a)는 3차원 사시도이며, (b)는 (a)의 구조에 대한 평면도이다.
도 7과 8은 본 발명의 적층형 비휘발성 메모리 셀 소자를 이용한 셀 스트링 스택 어레이의 일부를 도시한 평면도이다.
도 9는 본 발명에 따른 비휘발성 메모리 셀 스트링의 구조에서 제2 반도체 영역 및 제1 반도체 영역을 설명하기 위하여 도시한 도면들이다.
도 10은 본 발명에 따른 적층형 비휘발성 메모리 셀 소자를 이용한 셀 스트링 스택의 일부를 수직으로 자른 단면도이다.
도 11은 본 발명에 따른 셀 스트링 스택 어레이의 가장자리를 도시한 도면으로서, (a)는 평면도이며, (b)는 (a)의 X-X' 방향에 대한 단면도이다.
도 12와 13은 본 발명에 따른 셀 스트링 스택 어레이의 가장자리를 도시한 도면으로서, (a)는 평면도이며, (b)는 (a)의 X-X' 방향에 대한 단면도이다.
도 14는 본 발명의 제1 실시예에 따른 셀 스트링 스택 어레이의 제조 공정 단계를 설명하기 위하여 순차적으로 도시한 단면도들이다.
도 15는 본 발명에 따른 셀 스트링 스택 어레이의 구조를 구현하기 위해 가장자리에 undercut을 형성하는 단계와 상기 구조에 제1 및 제2 반도체 층을 번갈아 성장하는 단계를 도시한 단면도들이다.
도 16은 본 발명에 따른 셀 스트링 스택 어레이의 구조에 사용될 수 있는 다양한 형태의 undercut 구조를 도시한 단면도들이다.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 반도체 기판 2 : 제1 웰(well)
3 : 제2 웰(well) 4 : 제어전극간 절연막
5 : 터널링 절연막 6 : 저장노드
7 : 블록킹 절연막 8 : 제어전극
9 : 제1 절연막 10 : 제1 반도체 영역
11 : 제2 반도체 영역 12 : 제2 절연막
13 : 소스 및 드레인 영역 14 : 게이트 스택
15 : 워드라인 16 : 제3 절연막
17 : 제1 접촉(contact)창 18 : 제2 접촉창
19, 20 : MOS 소자의 소스 및 드레인 영역
21 : 게이트 절연막 22 : 게이트 전극
23 : 격리 절연막 24 : 제4 절연막
25 : 제5 절연막 26 : 제6 절연막

Claims (28)

  1. 반도체 기판;
    상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극;
    상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막;
    상기 제어전극의 측면에 형성되는 게이트 스택;
    상기 게이트 스택의 측면에 형성된 제1 절연막;
    상기 제1 절연막의 측면의 일부에 형성된 제1 반도체 영역; 및
    상기 게이트 스택의 측면에 형성된 제2 반도체 영역;
    을 구비하고, 상기 제1 절연막 및 제2 반도체 영역은 서로 인접하게 형성됨과 동시에 상기 게이트 스택의 한쪽 측면에 형성되는 것을 특징으로 하는 적층형 비휘발성 메모리 셀 소자.
  2. 반도체 기판;
    상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극;
    상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막;
    상기 제어전극의 측면에 형성되는 게이트 스택;
    상기 게이트 스택의 측면에 복수의 층으로 형성된 제1 절연막;
    상기 제1 절연막의 측면의 일부에 형성된 제1 반도체 영역; 및
    상기 게이트 스택의 측면에 복수의 층으로 형성된 제2 반도체 영역;
    을 구비하고, 상기 제1 절연막 및 제2 반도체 영역은 게이트 스택의 동일한 측면에 번갈아가면서 형성되며, 상기 제1 반도체 영역은 제2 반도체 영역들의 사이에 배치되는 것을 특징으로 하는 비휘발성 메모리 셀 소자 스택.
  3. 제2항에 있어서, 상기 제1 반도체 영역 및 제2 반도체 영역은 식각율이 다른 반도체 물질들로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀 소자 스택.
  4. 제2항에 있어서, 비휘발성 메모리 셀 소자 스택은 상기 제2 반도체 영역의 측면 중 상기 제어전극과 겹치지 않은 제2 반도체 영역에 형성된 소스 및 드레인 영역을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 소자 스택.
  5. 제2항에 있어서, 상기 비휘발성 메모리 셀 소자 스택은 반도체 기판위에 형성된 제5 절연막을 더 구비하고, 상기 제어 전극, 제1 반도체 영역 및 제1 절연막은 상기 제5 절연막 위에 형성되는 것을 특징으로 하는 비휘발성 메모리 셀 소자 스택.
  6. 제2항에 있어서, 상기 제1 반도체 영역 및 제2 반도체 영역은 전기적으로 연결되고, 상기 제1 반도체 영역은 상기 반도체 기판 및 상부전극에 전기적으로 연결되거나, 또는 반도체 기판과 전기적으로 연결되거나, 상부 전극과 전기적으로 연결되는 것을 특징으로 하는 비휘발성 메모리 셀 소자 스택.
  7. 제2항에 있어서, 상기 게이트 스택은 터널링 절연막, 전하저장노드, 컨트롤 절연막으로 이루어지거나, 터널링 절연막과 전하저장노드로 구성되거나, 전하저장노드와 블록킹 절연막으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀 소자 스택.
  8. 제2항에 있어서, 상기 제2 반도체 영역의 측면에 형성되는 상기 게이트 스택 및 상기 제어전극은 상기 제2 반도체 영역의 측면을 일부 감싸는 것을 특징으로 하는 비휘발성 메모리 셀 소자 스택.
  9. 반도체 기판; 및
    상기 반도체 기판위에 적층된 다수 개의 비휘발성 메모리 셀 스트링들;을 구비하며,
    상기 비휘발성 메모리 셀 스트링은,
    일렬로 배열된 다수 개의 비휘발성 메모리 셀 소자들; 및
    상기 비휘발성 메모리 셀 소자들의 끝단에 연결되는 스위칭 소자;를 구비하고,
    상기 비휘발성 메모리 셀 소자는,
    제어전극;
    상기 제어전극의 측면에 형성된 게이트 스택;
    상기 게이트 스택의 측면에 형성된 제1 절연막;
    상기 제1 절연막의 측면의 일부에 형성된 제1 반도체 영역;
    상기 게이트 스택의 측면에 형성된 제2 반도체 영역;을 구비하고,
    각 셀 소자의 제1 절연막 및 제1 반도체 영역은 같은 층에서 서로 인접하게 형성되어 같은 층에서 인접한 셀 소자의 제1 절연막 및 제1 반도체 영역과 수평으로 서로 연결되고, 상기 제2 반도체 영역은 같은 층에서 인접한 셀 소자의 제2 반도체 영역과 수평으로 서로 연결되며, 각 셀 소자의 제어전극은 제어전극간 절연막에 의해 서로 전기적으로 격리되어 형성되는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택.
  10. 제9항에 있어서, 상기 스위칭 소자는 셀 소자와 동일하게 구성되거나, 셀 소자와 동일하게 구성되되, 게이트 스택을 대신하여 한층 또는 다층의 절연막으로 이루어지는 게이트 절연막으로 구현되며, 상기 게이트 절연막이 다층의 절연막으로 구현되는 경우 서로 인접한 층은 서로 다른 밴드갭을 갖는 물질로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택.
  11. 제9항에 있어서, 상기 비휘발성 메모리 셀 스트링 스택은 상기 제2 반도체 영역의 측면 중 상기 제어전극과 겹치지 않는 제2 반도체 영역에 형성된 소스 및 드레인 영역을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택
  12. 제9항에 있어서, 상기 제2 반도체 영역의 측면 중 상기 제어전극과 겹치게 형성된 제2 반도체 영역의 폭을 상기 제어전극과 겹치지 않게 형성된 제2 반도체 영역의 폭보다 더 넓게 형성하거나 더 좁게 형성하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택.
  13. 제9항에 있어서, 상기 층으로 형성된 제1 반도체 영역은 제2 반도체 영역과 만나게 형성되되 제2 반도체 영역의 임의의 영역과 국소적으로 만나도록 형성되는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택.
  14. 제9항에 있어서, 상기 게이트 스택은 터널링 절연막, 전하저장노드 및 블록킹 절연막으로 구성되거나, 터널링 절연막과 전하저장노드로 구성되거나, 전하저장노드와 블록킹 절연막으로 구성되는 것을 특징으로 하는 비휘발성 메모리 셀 스트링.
  15. 제14항에 있어서, 상기 셀 소자의 전하저장노드는 상기 셀 소자의 제어 전극과 겹치는 제2 반도체 영역의 측면 부분에만 형성되거나 각 셀 소자의 제2 반도체 영역의 측면 전체에 형성되는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택.
  16. 제9항에 있어서, 상기 셀 스트링 스택에서 제일 하단에 형성된 셀 스트링의 제1 반도체 영역이 반도체 기판과 연결되거나, 제일 상단에 형성된 셀 스트링의 제1 반도체 영역 또는 제2 반도체 영역이 상부 전극에 연결되거나, 상기 하부 및 상부에 위치한 제1 반도체 영역이 각각 반도체 기판과 상부 전극에 연결되는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택.
  17. 제9항에 있어서, 상기 셀 스트링 스택은 상기 제2 반도체 영역들의 가장자리 모양을 "L" 형태의 구조로 형성하고, 상기 "L" 형태의 구조의 상부 표면에 제1 접촉창을 형성하고, 상기 제1 접촉창이 금속 또는 반도체 배선과 연결되도록 하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택.
  18. 일렬로 배열된 다수 개의 비휘발성 메모리 셀 스트링 스택들로 이루어지는 비휘발성 메모리 셀 스트링 스택 어레이에 있어서,
    상기 비휘발성 메모리 셀 스트링 스택은,
    반도체 기판; 및
    상기 반도체 기판위에 적층된 다수 개의 비휘발성 메모리 셀 스트링들;을 구비하며,
    상기 비휘발성 메모리 셀 스트링은,
    일렬로 배열된 다수 개의 비휘발성 메모리 셀 소자들; 및
    상기 비휘발성 메모리 셀 소자들의 끝단에 연결되는 스위칭 소자;를 구비하고,
    상기 비휘발성 메모리 셀 소자는,
    제어전극;
    상기 제어전극의 측면에 형성된 게이트 스택;
    상기 게이트 스택의 측면에 형성된 제1 절연막;
    상기 제1 절연막의 측면의 일부에 형성된 제1 반도체 영역;
    상기 게이트 스택의 측면에 형성된 제2 반도체 영역;을 구비하고,
    각 셀 소자의 제1 절연막 및 제1 반도체 영역은 같은 층에서 서로 인접하게 형성되어 인접한 셀 소자의 제1 절연막 및 제1 반도체 영역과 수평으로 서로 연결되고, 상기 제2 반도체 영역은 인접한 셀 소자의 제2 반도체 영역과 수평으로 서로 연결되며, 각 셀 소자의 제어전극은 제어전극간 절연막에 의해 서로 전기적으로 격리되어 형성되는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 어레이.
  19. 제18항에 있어서, 상기 셀 스트링 스택은 인접한 셀 스트링 스택과 제어 전극 및 제2 반도체 영역을 공유하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 어레이.
  20. 제18항에 있어서, 상기 비휘발성 메모리 셀 스트링 스택 어레이는 서로 인접한 셀 스트링 스택의 제2 반도체 영역의 사이에 제3 절연막을 더 구비하여, 서로 인접한 셀 스트링 스택들은 제2 반도체 영역은 공유하지 아니하고 제어 전극만을 공유하도록 하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 어레이.
  21. 제18항에 있어서, 상기 셀 스트링 스택들은 상기 셀 스트링이 길게 형성된 방향과 교차하는 방향으로 상기 제어전극과 상기 제2 반도체 영역이 번갈아 배치되되, 서로 인접한 셀 스트링 스택들의 제2 반도체 영역은 공유되고 제어전극은 공유되지 않도록 서로 인접한 제어전극과의 사이에 제3 절연막을 추가로 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 어레이.
  22. 제18항에 있어서, 상기 셀 소자는 제2 반도체 영역의 측면 중 상기 제어전극과 겹치지 않은 제2 반도체 영역에 형성된 소스 및 드레인 영역을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 어레이.
  23. 제18항에 있어서, 상기 셀 스트링 스택 어레이는 메모리 구동을 위한 주변회로와 동일한 기판에 집적되는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 어레이.
  24. 제18항에 있어서, 상기 셀 스트링 스택 어레이는 상기 반도체 기판상에 반도체 기판의 도우핑 유형과 다른 제1 웰(well)을 더 구비하거나, 상기 제1 웰 및 상기 제1웰과 도우핑 유형이 다른 제2 웰을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 어레이.
  25. 반도체 기판상에 형성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 셀 스트링들이 다층으로 적층된 메모리 셀 스트링 스택을 제작하는 방법에 있어서,
    (a) 상기 반도체 기판에 식각률이 서로 다른 물질로 이루어지는 제1 반도체층과 제2 반도체층을 번갈아 형성하는 단계;
    (b) 상기 (a)단계의 결과물의 표면으로부터 상기 반도체 기판의 표면까지 식각하여 트랜치를 형성하는 단계;
    (c) 상기 트랜치 형성 단계를 통해 드러난 제1 및 제2 반도체 층의 측면을 식각하되 식각률 차이를 이용하여 제1 반도체층의 측면을 더 많이 식각하는 단계;
    (d) 상기 측면이 일부 식각된 제1 반도체층의 측면에 제1 절연막을 채우고, 상기 트랜치 영역에 게이트 스택을 형성하는 단계;
    (e) 상기 게이트 스택의 표면에 제어전극을 형성하고, 불필요한 제어전극을 제거하고 노출된 게이트 스택을 제거하는 단계;
    (f) 노출된 제2 반도체 층의 측면에 소스 및 드레인 영역을 형성하고, 불필요한 제어전극 및 게이트 스택이 제거된 공간에 제어전극간 절연막을 채우는 단계;
    (g) 절연막을 형성하고 접촉창(contact hole)이 필요한 곳에 접촉창을 형성하고 배선을 위한 금속층을 순차적으로 형성하는 단계;
    를 포함하는 비휘발성 메모리 셀 스트링 스택 제조방법.
  26. 제25항에 있어서, 상기 (a) 단계는 단결정의 반도체 기판에서 수행하여 상기 제1 반도체 층과 상기 제2 반도체층을 에피택셜 형태로 형성하거나, 상기 반도체 기판위에 제5 절연막을 형성한 후, 상기 형성된 제5 절연막위에 상기 제1 반도체층과 제2 반도체층을 형성하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 제조방법.
  27. 제25항에 있어서, 상기 (a) 단계가 수행되기 전에 반도체 기판의 표면에 제6 절연막을 형성하고 메모리 어레이가 형성될 영역에 있는 상기 제6 절연막을 제거한 뒤, 드러난 반도체 기판을 선택적으로 식각하되 메모리 어레이 영역의 가장자리 부분에 ‘undercut’ 형태로 식각하여, 상기 (a) 단계의 공정에서 구현하여 상기 번갈아 형성된 제1 및 제2 반도체 층이 undercut 영역에서 표면이 정렬되도록 형성하는 것을 특징으로 하는 비휘발성 메모리 셀 스트링 스택 제조방법.
  28. 제26항에 있어서, 상기 (f) 단계의 소스 및 드레인 영역을 형성하는 단계는, 플라즈마 분위기 내에서 이온주입하는 것을 특징으로 하는 적층형 비휘발성 메모리 셀 스트링 스택 제조방법.
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